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Estructura y Tecnologa de Computadores


Mdulo F. El subsistema de memoria

Tema 12. Organizacin de la memoria

Jos Manuel Mendas Cuadros


Dpto.
Dpto. Arquitectura de Computadores y Automtica
Universidad Complutense de Madrid

contenidos
1. Introduccin
Funcin del sistema de memoria. Parmetros de caracterizacin del sistema de memoria:
ubicacin, mtodo de acceso, tiempos de acceso y de ciclo, ancho de banda, tamao, coste
por byte y unidad de transferencia.

2. Jerarqua de memoria
Necesidad de la jerarqua de memoria. Niveles de la jerarqua de memoria. Principio de
localidad de referencia: espacial y temporal. Propiedades de una jerarqua de memoria.
Parmetros de caracterizacin del rendimiento en una jerarqua de memoria: tiempos de
acierto y de penalizacin.

3. Tipos de memoria semiconductora


Clasificacin: RAM, NVRAM, ROM, PROM, EPROM, EEPROM y FLASH. Adaptadores de
memoria.

4. Memoria RAM esttica (SRAM)


Caractersticas y estructura. Ciclo de lectura. Ciclo de escritura Diseo de placas de
memoria SRAM.

5. Memoria RAM dinmica (DRAM)


Caractersticas y estructura. Ciclo de lectura. Ciclo de escritura. Evolucin de la memoria
DRAM. Diseo de placas de memoria DRAM. Organizacin avanzada de DRAM: EDRAM,
EDO RAM, CDRAM, SDRAM, RDRAM.

estructura y tecnologa de computadores

1. introduccin
El sistema de memoria almacena los programas y datos que requiere la CPU
Desde el punto de vista del programador/usuario est compuesta por:
Memoria principal:
Conjunto de celdas de almacenamiento organizadas en palabras del mismo tamao
Palabras que almacenan sin distincin tanto datos como programas
Palabras que se referencian por su direccin
La memoria principal es accedida directamente por la CPU a travs del bus del sistema
Memoria secundaria:
Un conjunto de perifricos en donde se almacenan archivos de datos y/o programas que
pueden ser cargados en memoria principal para su procesado por el computador.
La memoria secundaria es accedida indirectamente por la CPU a travs de un interfaz de E/S
MEMORIA
SECUNDARIA
8085

MEMORIA
PRINCIPAL

8085

CPU

DISCO

estructura y tecnologa de computadores

1. introduccin
Parmetros de caracterizacin de un sistema de memoria
Ubicacin
CPU (Ej. registros)
Interna: accesible directamente por la CPU (Ej. memoria cache, memoria principal)
Externa: accesibles por la CPU a travs de interfaces de E/S (Ej. discos, cintas, CD-ROM, ...)

Mtodo de acceso
Acceso secuencial (Ej. cintas)
La informacin se almacena en forma de bloques o registros organizados secuencialmente
Para leer/escribir un registro hay que desplazarse desde la posicin actual a la deseada, pasando por todos los
registros intermedios
El tiempo necesario para acceder a un registro es variable, en funcin de su posicin

Acceso directo (Ej. discos)


Los bloques de informacin se organizan en regiones (pistas)
Para leer/escribir un bloque se accede de forma directa a la regin especfica y dentro de esa regin se realiza
una bsqueda secuencial del bloque en cuestin (sector)
El tiempo de acceso es variable, aunque es ms rpido que el acceso secuencial

Acceso aleatorio -- random -- (Ej. memoria principal)


Cada posicin de memoria tiene un nico mtodo de acceso cableado fsicamente
El tiempo de acceso a una posicin es independiente de su direccin o de la secuencia de accesos previos

Acceso asociativo (Ej. memoria cache)


Es una memoria de acceso aleatorio en la que las palabras no estn ordenadas por direccin
Cada palabra tiene asociada una marca o tag (normalmente almacena su direccin o parte de la misma)
Para acceder a una determinada direccin de memoria es necesario comparar la direccin a la que se desea
acceder con cada una de las marcas de todas las palabras de memoria

estructura y tecnologa de computadores

1. introduccin
Parmetros de caracterizacin de un sistema de memoria (cont.)
Tiempo de acceso (Ti)

En memorias de acceso aleatorio


Tiempo que transcurre desde que se especifica una direccin de memoria hasta que el dato o bien ha sido
almacenado o bien est disponible para su uso

En memorias de acceso secuencial/directo


Tiempo que se tarda en situar el mecanismo de lectura/escritura sobre la posicin deseada

Tiempo de ciclo de memoria


Aplicable nicamente a memorias de acceso aleatorio
Tiempo mnimo que debe dejarse transcurrir entre dos accesos consecutivos
Es algo mayor que el tiempo de acceso (contempla los tiempos de permanencia de las seales en los buses)

Ancho de banda o velocidad de transferencia (Bi)

Velocidad a la que se pueden transmitir datos desde/hacia una unidad de memoria


En memorias de acceso aleatorio
Es igual a la inversa del tiempo de ciclo de memoria

En memorias de acceso secuencial/directo


Depende del tiempo de acceso medio y de la velocidad de transferencia del dispositivo

Tamao de la memoria (Si)

N de bytes que pueden almacenarse en el dispositivo de memoria

Coste por byte (Ci)


Coste medio estimado por cada byte de memoria
El coste total de un dispositivo de memoria viene dado por Ci*Si

Unidad de transferencia (Xi)

Unidad de informacin con las que trabaja un determinado dispositivo de memoria


Puede oscilar entre un byte o una palabra, hasta bloques de varios Kbytes

estructura y tecnologa de computadores

2. jerarqua de memoria
Problema:
Qu se requiere de un sistema de memoria?:
Que sea grande
Que sea rpido
Que sea barato

Ninguna tecnologa es ptima para satisfacer todas las necesidades de un


computador ya que en todo el espectro de posibles tecnologas se cumple:

A mayor capacidad, mayor tiempo de acceso


A menor tiempo de acceso, mayor coste bit
A mayor capacidad, menor coste por bit
Conclusin: es imposible que utilizando una nica tecnologa se cumplan los requisitos de
capacidad, velocidad y coste

Solucin: jerarqua de memoria


Usar varias tecnologas y organizarlas jerrquicamente por niveles
De manera que desde el punto de vista de la CPU:
se comporten como un nico sistema de memoria
con un tamao igual al que pueda disponerse de la tecnologa ms barata
con un tiempo de acceso tan rpido como el que pueda ofertar la tecnologa ms rpida

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2. jerarqua de memoria
Niveles de la Jerarqua de memoria
Un computador tpico est formado

Registros de
la CPU

nivel 0

Cache
(SRAMs)

nivel 1

por diversos niveles de memoria,

Memoria Principal
Memoria Secundaria (discos)
Unidades de Cinta (Back-up) y
CD-ROMs

El coste de todo el sistema de

Memoria Principal
(DRAMs)

nivel 2

Almacenamiento en disco
(estado slido, magnticos)

nivel 3

Almacenamiento en cinta
(cintas, discos pticos)

memoria excede al coste de la CPU

nivel 4

Es muy importante optimizar su uso

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2. jerarqua de memoria
Si consideramos el nivel i y el nivel i-1, de la jerarqua de memoria en general se cumple que:
Ti-1 < Ti; Si-1 < Si; Ci-1 > Ci; Bi-1 > Bi; Xi-1 < Xi
Los niveles ms bajos de memoria son de acceso rpido, de pequeo tamao, de un alto coste por bit, de
ancho de banda elevado y utilizan unidades de transferencia pequeas, en relacin con los niveles ms altos
Registros
CPU

Cache

Memoria
Principal

Disco

Cinta

Tecnologa

ECL

256K-bit
SRAM

4M-bit DRAM

1 Gbyte

5-Gbyte

ti: Tiempo de acceso

10 ns

25-40 ns

60-100 ns

12-20 ms

2-20 min
(bsqueda)

si: Capacidad

512 bytes

128 Kb

512 Mb

60-228 Gb

512 Gb
- 2 Tb

ci: Coste (cent/Kb)

18000

72

5.6

0.23

0.01

bi: Ancho de banda (Mb/s)

400-800

250-500

80-133

3-5

0.18-0.23

xi: Unidad de transferencia

4-8
bytes/palabra

32
bytes/bloque

0.5-1
Kb/pgina

5-512
Kb/fichero

backup

Gestin de asignacin

Compilador

Hardware

SO

SO / usuario

SO / usuario

Sistema de memoria de un Mainframe en 1993

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Coste

Memoria Cache

Capacidad

Registros de la CPU

Tiempo de acceso

organizados de forma jerrquica:

2. jerarqua de memoria
Objetivo: el sistema de memoria jerrquica debe hacer que todo momento los datos
que necesite la CPU se encuentren en el nivel ms bajo de jerarqua.
Medio: anticipando las referencias que realizar en un futuro la CPU

Principio de localidad
Las referencias a direcciones de memoria que realiza la CPU no son completamente
aleatorias sino que tienden a agruparse en una pequea porcin del espacio de
direcciones disponible. As si se referencia una direccin:
Localidad temporal: es posible que se vuelva a referenciar en un futuro cercano
bucles, subrutinas, variables locales
Localidad espacial: es posible que se referencien direcciones cercanas y en particular es
posible que se referencie la siguiente direccin (localidad secuencial)
programas secuenciales, estructuras de datos

El sistema de memoria jerrquica hace uso del principio de localidad de referencia:


Manteniendo en cada nivel una copia de un subconjunto de la informacin almacenada en
el siguiente nivel
Manteniendo cerca del procesador las ltimos datos referenciados
Moviendo cerca del procesador no slo el dato referenciado sino una coleccin de datos
(bloque) contiguos a dicha referencia

Propiedades de una jerarqua de memoria:


Inclusin: todos los datos contenidos en un nivel dado se encuentran en un nivel superior
Coherencia: las copias de un mismo dato en diferentes niveles deben ser coherentes

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2. jerarqua de memoria
Parmetros de caracterizacin del rendimiento de un sistema jerrquico de memoria

Nivel i

St = Si +1
Ct =

Nivel i+1

Ci Si + Ci +1 Si +1
Si + Si +1

Tt = Ti + (1 H )Ti +1

si Si +1 >> Si Ct Ci +1

si H 1 Tt Ti

Nomenclatura:
Bloque: unidad mnima de transferencia entre los dos niveles
Acierto (hit): el dato solicitado est en el nivel i
Tasa de aciertos (hit ratio): la fraccin de accesos encontrados en el nivel i
Tiempo de acierto: tiempo de acceso del nivel i + tiempo deteccin de acierto
Fallo (miss): el dato solicitado no est en el nivel i y es necesario buscarlo en el nivel i+1
Tasa de fallos (miss ratio): 1 - (Tasa de aciertos)
Tiempo de penalizacin: tiempo de sustitucin de un bloque del nivel i + tiempo de
acceso al dato

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3. tipos de memoria semiconductora

Clasificacin
Tipo de memoria
RAM

Clase

Voltil
S

Descripcin / Tipos
DRAM (RAM dinmica)

(Random Access Memory)

NVRAM

Almacena los datos como cargas de un condensador

SRAM (RAM esttica)

Memorias de
lectura/escritura

Almacena los datos en biestables

No

Mantiene los datos mediante una batera interna

No

Programables por mscara (como cualquier chip)


una sola vez
Programables elctricamente por el usuario una
nica vez
Programables elctricamente por usuario
Borrables por ultravioleta (chip completo)
Programables elctricamente por usuario
Borrables elctricamente por bloques
Programables elctricamente por usuario
Borrables elctricamente por bytes

(Non-Volatile RAM)

ROM
(Read Only Memory)

Memorias de
slo lectura

PROM

No

(Programmable ROM)

EPROM

No

(Erasable PROM)

Memorias de
EEPROM
Sobre todo
(Electrically Erasable PROM) lectura
FLASH memory

No
No

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3. tipos de memoria semiconductora


Conexin de mdulos de memoria (ROM o RAM) al bus del sistema
Los mdulos tpicos de memoria ROM (PROM, EPROM, etc.) y RAM (SRAM, DRAM) son asncronos
La operaciones de lectura y escritura no se rigen por una seal de reloj
Para iniciar una transferencia se utilizan las seales de
Direccin
Chip select (CS*)
Tipo de operacin: OE* = Output Enabled (operacin de lectura) y WE* = Write Enabled (operacin de escritura)
Los ciclos de lectura/escritura tienen una duracin determinada y conocida para un mdulo de memoria especfico

El mdulo de memoria debe conectarse al bus del sistema a travs de un controlador o


adaptador de memoria
Convierte las seales de control que genera la CPU a las seales que utiliza el mdulo de memoria
Genera las seales de control necesarias sobre la CPU para que las transferencias se realice correctamente,
conocido el tiempo de ciclo de la memoria
WAIT o READY en bus semisncrono
SSYNC o DTACK* en bus asncrono

Ejemplo:
Conexin de un mdulo
de memoria al i8086

Dir
Datos

i8086

ALE
RD*
WR*

Dir
Controlador
de
memoria

Mem/IO*
READY
CLK

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Datos
CS*
OE*
WE*

Memoria
(ROM o RAM)

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4. memoria RAM esttica (SRAM)


Caractersticas de la memoria RAM esttica (SRAM)
Celda bsica (1 bit) constituida por un biestable
Mantiene la informacin mientras exista suministro elctrico
La implementacin puede ser bipolar o MOS
Esquema chip de memoria SRAM 2nxk

Ventajas

Celdas de memoria
(1 bit)

Aplicacin

K-1

Palabra 0

K-1

Palabra 1

Diseo de memorias cache


Alta velocidad y pequeo tamao

Chips de memoria SRAM comerciales


Tamao 2nxk
2n palabras de k bits, siendo k = 1, 2, 4 u 8
Ejemplo: chips de memoria 51C86 de Intel

OE*
WE*
CS*

Tamao 4Kx4

an-1

a0
a1

Disipan mucha energa


Baja densidad de integracin
Coste elevado

Descodificador
(n a 2n)

Alta velocidad de transferencia

Desventajas

Bits de direccin

Tiempo de acceso y de ciclo reducido

K-1

Palabra k-1

Drivers de entrada/salida

b0

b1

bk-1

Bits de datos (entrada/salida)


Organizacin 2-D
Un chip de 2n palabras de k bits se organiza como un array de 2n filas por k columnas
Para construir placas de memoria de mayor tamao se deben combinar varios chips de memoria
con la lgica de descodificacin adicional adecuada

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4. memoria RAM esttica (SRAM)


Ciclo de lectura de SRAM

tRC: Tiempo de ciclo de lectura


Tiempo mnimo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo acceso

tA: Tiempo de acceso


Tiempo mximo que transcurre entre que se activan las lneas de direccin y se obtiene una salida estable
en las lneas de datos (supuesto que las lneas CS* y OE* estn activadas con suficiente antelacin)

tCO: Tiempo de acceso desde la seleccin del dispositivo


Tiempo mximo que transcurre entre que se activa la lnea de seleccin (CS*) y se obtiene una salida estable
en las lneas de datos (supuesto que las lneas de direccin y OE* estn activadas con suficiente antelacin)

tOE: Tiempo de acceso desde la activacin de la seal de lectura


Tiempo mximo que transcurre entre que se activa la seal de lectura (OE*) y se obtiene una salida estable
en las lneas de datos (supuesto que las lneas de direccin y CS* estn activadas con suficiente antelacin)

tOHA: Tiempo de permanencia de los datos (hold)


Tiempo mnimo que deben permanecer los datos estables a la salida despus de desactivar las lneas de direccin

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4. memoria RAM esttica (SRAM)


Ciclo de escritura de SRAM

tWC: Tiempo de ciclo de escritura


Tiempo mnimo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo acceso

tAS: Tiempo de establecimiento de las direcciones


Tiempo mnimo que tienen que estar las direcciones estables antes de activar CS* y WE*

tWP: Tiempo de ancho del pulso de escritura


Tiempo mnimo que debe permanecer activa la seal de escritura (WE*) para asegurar el correcto almacenam. de los datos

tCW: Tiempo de ancho del pulso de seleccin de chip


Tiempo mnimo que debe permanecer activa la seal de chip select (CS*) para asegurar el correcto almacenam. de los datos

tDW: Tiempo de establecimiento de los datos antes del final del ciclo
Tiempo mnimo que deben estar los datos estables en el bus antes de la desactivacin de CS* y/o WE*

tWR: Tiempo de recuperacin de la escritura


Tiempo mnimo que deben permanecer las direcciones estables en el bus despus de la escritura

tDH: Tiempo de permanencia de los datos


Tiempo mnimo que deben permanecer los datos estables en el bus despus de la escritura

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4. memoria RAM esttica (SRAM)


Diseo de placas
de memoria SRAM

Ejemplo:
Disear una placa de memoria de tamao 64Kx8 a partir de chip de 16Kx1
N de chips de memoria necesarios: 32 (4 filas x 8 columnas)
N total de lneas de direccin: 16 (64Kpalabras de 8 bits)
N de lneas de direccin de entrada a un chip bsico: 14 (16Kpalabras de 1 bit)

A15
A14
A13 -A0
WR*
RD*
CS*

OE* WE*

14

OE* WE*

14

16Kx1 b0
CS*

Descodif.

14

16Kx1 b0
CS*

OE* WE*

14

16Kx1 b0
CS*

CS*

OE* WE*

14
E

OE* WE*

16Kx1 b0

OE* WE*

16Kx1 b0

CS*

14

16Kx1 b0
CS*

2
1
0

OE* WE*

14

OE* WE*

14

16Kx1 b0
CS*

CS*

OE* WE*

16Kx1 b0

CS*

D7

16Kx1 b0
CS*

OE* WE*

14

16Kx1 b0

estructura y tecnologa de computadores

CS*

OE* WE*

14

OE* WE*

14

16Kx1 b0

D6

14

16Kx1 b0
CS*

D0

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4. memoria RAM esttica (SRAM)


Diseo de placas de
memoria RAM y ROM

A0-A15

Ejemplo:
Disear una placa de memoria de
128Kx32 (64Kx32 de ROM y
64Kx32 de RAM) a partir de:

64

64

64

64

Chips de memoria ROM 64Kx8


Chips de memoria SRAM 32Kx8
A16
CS*
A15

estructura y tecnologa de computadores

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5. memoria RAM dinmica (DRAM)


Caractersticas de la memoria RAM dinmica (DRAM)
Celda bsica (1 bit) constituida por un condensador y un nico transistor MOS
La informacin binaria se mantiene en forma de carga del condensador
1 lgico: presencia de carga en el condensador; 0 lgico: ausencia de carga en el condensador

El control de la carga/descarga del condensador se realiza mediante un conmutador


Implementado mediante un transistor MOS

Los condensadores pierden la carga al cabo de unos pocos milisegundos


Necesidad de un refresco peridico de la informacin contenida en la RAM
El refresco consiste en la lectura del condensador y posterior escritura con idntico valor (amplificado)

Ventajas

Esquema chip de memoria DRAM 2nx1

Bajo consumo de energa


Alta densidad de integracin
Coste reducido

n/2

Desventajas
n
Dir.

Aplicacin

n/2

Diseo de memoria principal


Gran tamao y velocidad baja

Chips de memoria DRAM


Tamao 2nx1 2nx4
Organizacin 2-1/2-D
Un array 2n/2x2n/2 por bit

.
.
.

Matriz de
2n/2 x 2n/2
celdas

.
.
.

Tiempo de ciclo elevado


Necesidad de refresco

Registro
de direccin
de la fila

Descodific. de filas

RAS*

Registro
de direccin
de la columna

Selector de columna

CAS*

estructura y tecnologa de computadores

BOUT BIN

RAS*: Lnea de seleccin de la fila


CAS*: Lnea de seleccin de la columna

R/W*

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5. memoria RAM dinmica (DRAM)


Ciclo de lectura de DRAM
tRC: Tiempo de ciclo de lectura
Tiempo mximo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo acceso

tASR y tRAH : Tiempos de estabilizacin y permanencia de la direccin de fila


Tiempo mnimo que debe permanecer la direccin de fila estable antes y despus de la activacin de RAS*

tASC y tCAH : Tiempos de estabilizacin y permanencia de la direccin de columna


Tiempo mnimo que debe permanecer la direccin de columna estable antes y despus de la activacin de CAS*

tCAS: Ancho del pulso de la seal CAS*


Tiempo mnimo que debe permanecer CAS* activada

tRAS: Ancho del pulso de la seal RAS*


Tiempo mnimo que debe permanecer RAS* activada

tRDC: Tiempo retardo entre RAS* y CAS*


Intervalo temporal que debe transcurrir entre la activacin
de RAS* y la activacin de CAS*

tRAC: Tiempo de acceso desde la activacin RAS*


Tiempo mximo que transcurre la activacin de RAS* y la
aparicin de datos estables a la salida

tCAC: Tiempo de acceso desde la activacin CAS*


Tiempo mximo que transcurre la activacin de CAS* y la
aparicin de datos estables a la salida

tOFF: Tiempo de permanencia de los datos


Tiempo mnimo que deben permanecer los datos estables
a la salida despus de desactivar las lneas RAS* y CAS*
Tiempo
total de
acceso

Tiempo de
acceso
a fila

Tiempo de
acceso
a columna

estructura y tecnologa de computadores

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5. memoria RAM dinmica (DRAM)


Ciclo de escritura de DRAM
tRC: Tiempo de ciclo de escritura
Tiempo mximo que deben permanecer las direcciones estables a la entrada de la memoria antes de iniciar un nuevo acceso

tASR y tRAH : Tiempos de estabilizacin y permanencia de la direccin de fila


Tiempo mnimo que debe permanecer la direccin de fila estable antes y despus de la activacin de RAS*

tASC y tCAH : Tiempos de estabilizacin y permanencia de la direccin de columna


Tiempo mnimo que debe permanecer la direccin de columna estable antes y despus de la activacin de CAS*

tCAS: Ancho del pulso de la seal CAS*


Tiempo mnimo que debe permanecer CAS* activada

tRAS: Ancho del pulso de la seal RAS*


Tiempo mnimo que debe permanecer RAS* activada

tRDC: Tiempo retardo entre RAS* y CAS*


Intervalo temporal que debe transcurrir entre la activacin
de RAS* y la activacin de CAS*

tWP: Tiempo de ancho de la seal de escritura


Tiempo mnimo que debe permanecer la seal de
escritura activada (R/W*=0)

tDS y tDH : Tiempos de estabilizacin y


permanencia de los datos
Tiempo mnimo que debe permanecer los datos estables
antes y despus de la activacin de CAS*

estructura y tecnologa de computadores

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5. memoria RAM dinmica (DRAM)


Diseo de placas
de memoria DRAM

Ejemplo:
Disear una placa de memoria de tamao 256Kx8 a partir de chip de 64Kx1
N de celdas necesarias: 32 (4 filas x 8 columnas)
N total de lneas de direccin: 18 (256Kpalabras de 8 bits)
N de lneas de direccin de entrada a un chip bsico: 16 (64Kpalabras de 1 bit)

A17
A16
A15 -A0
R/W*

A16-A 0

CAS*
CAS 3*

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

A16-A 0

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

A16-A 0

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

RAS*
A16-A 0

1
0

Descodif.

E
3
2

CAS 2*

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

A16-A 0

A16-A 0

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

1
0
A16-A 0

CAS 1*

A16-A 0

CAS 0*

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

A16-A 0

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

A16-A 0

D7

A16-A 0

A16-A 0

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

R/W*
bIN
DRAM
64Kx1 bOUT
CAS* RAS*

D6

D0

estructura y tecnologa de computadores

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5. memoria RAM dinmica (DRAM)

1980
1983
1985
1989
1992
1996
1999

Tamao
Chip
64 Kbits
256 Kbits
1 Mbits
4 Mbits
16 Mbits
64 Mbits
128 Mbits

T. acceso
(ns)
250
185
135
110
90
60
10

Coste
(ptas. por MB)
225000
75000
30000
7500
2500
1500
200

Tamao Chip (Kbits)


Tamao chip (Kbits)

Ao

Tiempo Acceso (ns)

140000

300

120000

250

100000

200

80000
60000

150

40000

100
50

20000
0
1980

1985

1990

1995

0
2000

Ao

Diferencias entre la evolucin de la velocidad de la DRAM, la SRAM y el procesador


Las prestaciones del procesador crecen mucho ms
rpidamente que las prestaciones de la DRAM
El ancho de banda con memoria se convierte en un
cuello de botella cada vez ms importante
Fenmeno denominado memory gap
Necesidad de utilizar tcnicas arquitectnicas que
reduzcan este problema
Organizaciones avanzadas de DRAM
EDRAM, EDO RAM, CDRAM, RDRAM, etc.
Utilizacin de memoria cache (SDRAM)
Entrelazamiento de la memoria

estructura y tecnologa de computadores

Tiempo acceso (ns)

Evolucin de la memoria DRAM

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5. memoria RAM dinmica (DRAM)


Organizacin avanzada de DRAM
Existen numerosas tcnicas arquitectnicas para mejorar las prestaciones de la memoria principal
basada en DRAM
DRAM mejorada (EDRAM, Enhaced DRAM y EDO RAM Extended Data Output DRAM)
Cada chip de memoria DRAM tiene asociado un buffer para almacenar la ltima fila leda
En los accesos siguientes se compara los N/2 bits ms significativos de la direccin con la almacenada
en el registro de direccin de la fila (que contiene la direccin de la ltima fila leda)
Si la direccin de fila coincide se puede tomar el dato directamente del buffer
Cuando se leen varias palabras consecutivas con la misma direccin de fila se reduce el tiempo de acceso a memoria
El tiempo de acceso es igual al tiempo de acceso a la columna

64 Kbits
256 Kbits
1 Mbits
4 Mbits
16 Mbits
64 Mbits

T. acceso
Total (ns)
250
185
135
110
90
60

T. acceso a
palabras
consecutivas (ns)
150
100
40
40
30
20

n/2
n
Dir.

Registro
de direccin
de la fila

.
.
.

Matriz de
2n/2 x 2n/2
celdas

.
.
.

Tamao
Chip

Descodific. de filas

RAS*

Comparador
=

n/2

Registro
de direccin
de la columna

buffer de 2n/2 bits


(ltima fila leda)
Selector de columna

CAS*

estructura y tecnologa de computadores

BOUT BIN

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5. memoria RAM dinmica (DRAM)


DRAM cache (CDRAM)
Dispone tambin de una cache SDRAM que puede utilizarse de dos modos:
Como buffer de almacenamiento de las filas para acelerar el acceso a posiciones de memoria consecutivas
(similar a la EDRAM o EDO RAM)
Como una verdadera memoria cache dentro de la jerarqua de memoria

DRAM sncrona (SDRAM)


La SDRAM intercambia datos con la CPU de forma sincronizada con una seal de reloj externa
La SDRAM lee o escribe datos bajo el reloj del control del sistema
Cada transferencia consume un nmero fijo de ciclos de reloj
Ventajas de la SDRAM sobre la DRAM asncrona
Ms rpida puesto que no necesita intercambiar seales de control
La CPU puede realizar otras tareas mientras se preparan o escriben los datos
En la DRAM asncrona la CPU debe permanecer inactiva durante este intervalo de tiempo

DRAM Rambus (RDRAM)


La RDRAM tiene un encapsulado vertica
Todos los conectores estn en un lateral
El bus que conecta el procesador con la memoria puede ser de menor longitud (menos de 12 com)
Las transferencias pueden realizarse a mayor velocidad

estructura y tecnologa de computadores

R/W*

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