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INTRODUCCION
Por ello, los circuitos integrados invadieron muy pronto el campo digital; en unos
pocos años resultó anacrónico y antieconómico construir las puertas booleanas
con componentes discretos, una vez que se disponía de una gran variedad de
puertas lógicas y de una amplia serie de funciones de gran complejidad
construidas dentro de un circuito integrado.
El presente capítulo está hecho con la finalidad de comprender en líneas
generales el funcionamiento de las familias lógicas CMOS y TTL. En primer lugar,
las puertas bipolares que condujeron a la gran familia TTL (cuya amplia difusión
consolidó la lógicaintegrada); luego las tecnologías MOS, hasta llegar a la
predominante HCMOS; la mezcla BiCMOS (bipolar-CMOS) que resulta muy
apropiada para circuitos «interbús» (en medio de los buses); y la derivación actual
hacia series de bajo voltaje (pasando de la alimentación habitual de 5 V a sólo 3
V).
En todo caso, para elegir y utilizar correcta y eficazmente una familia lógica (y,
dentro de ella, una serie específica) es preciso tener en cuenta sus características
funcionales.
PUERTAS LOGICAS
Una compuerta lógica es aquel circuito digital que tiene la capacidad de aplicar un
proceso interno a sus n bits de entrada, que cumple con alguna de las
operaciones definidas en el Álgebra de Boole, y que cuyos resultados son
manifiestos en sus bits de salida. En la figura 2.1 podemos observar las
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Las primeras puertas lógicas integradas eran mera copia directa de las puertas "o-
negada" (Nor) con componentes discretos, mediante la conexión en paralelo de
varios transistores bipolares NPN en emisor común; tales puertas dieron lugar a la
primera familia lógica: RTL (lógica de transistores y resistencias).
Inversores CMOS
Figura, donde se muestra que el circuito actúa como una compuerta NAND
CMOS.
Compuertas AND Y OR
Al llegar una señal a la entrada de una puerta lógica, la respuesta a dicha señal no
aparece instantáneamente en la salida, sino que existe un cierto tiempo de retardo;
este tiempo es diferente según la transición de estado de la puerta sea de 0 a 1 o
de 1 a 0:
• Retraso de propagación de bajo a alto, tPLH.- tiempo transcurrido desde
que la señal de entrada baja (pasa por el 50%) hasta que la señal de salida sube
(pasa por el 50%).
• Retraso de propagación de alto a bajo, tPHL.- tiempo transcurrido desde
que la señal de entrada sube (pasa por el 50%) hasta que la señal de salida baja
(pasa por el 50%).
El hecho de subida y bajada se debe a que las principales familias son negativas,
es decir, la salida que obtenemos es el valor negado de dicha función.
• Retraso de propagación.- valor medio de tPLH y tPHL.
• Tiempo de transición de bajo a alto, tTLH.- tiempo transcurrido desde que
la señal empieza a subir (pasa por el 10%) hasta que llega a un nivel alto (pasa por
el 90%).
• Tiempo de transición de alto a bajo, tTHL.- tiempo transcurrido desde que
la señal empieza a bajar (pasa por el 90%) hasta que llega a un nivel bajo (pasa por
el 10%).
Es decir, se considera que una transición se ha completado cuando pasamos de los
umbrales del 10% y el 90%. Este hecho es debido a que la forma de onda a partir
de esos valores cambia, pudiendo no llegar nunca a los valores del 0% o al 100%.
Ambos tiempos de propagación suelen tener valores próximos entre sí, lo cual
permite utilizar su promedio como tiempo de propagación genérico:
tP = (tPLH + tPHL) / 2
Los tiempos de propagación, es decir, los retrasos de la salida respecto a las
variaciones de las entradas dependen de la impedancia de carga conectada sobre
la salida, es decir, de la capacidad equivalente que presenta el conjunto de
entradas conectadas a ella.
Por ello, los tiempos de propagación se miden en condiciones similares al
funcionamiento normal de la puerta, supuesto un número máximo razonable de
entradas conectadas a su salida; en el caso CMOS, sus entradas son de tipo
capacitivo, del orden de unos pocos picofaradios, de forma que los tiempos de
propagación CMOS suelen medirse y expresarse en relación a una carga de 50 pF.
Los valores típicos de los tiempos de propagación se expresan para 25°C, ya que
tales tiempos dependen de la temperatura, aumentando con ella; esta dependencia
se debe a que las resistencias de paso de los transistores MOS aumentan con la
temperatura, por disminuir con ella la movilidad de sus portadores. Interesa, por
ello, evitar el funcionamiento de los circuitos digitales a temperaturas altas y, si es
necesario, se les dota de adecuados mecanismos de refrigeración.
Al conectar dos puertas, una a la salida de la otra, el tiempo de propagación del
conjunto es mayor que los tiempos individuales pero es inferior a la suma de
ambos. Es decir, los tiempos de propagación no son linealmente acumulativos ya
que la segunda puerta inicia su conmutación antes de que la primera complete la
suya. Para facilitar la suma de tiempos en puertas sucesivas, cada tiempo de
propagación suele medirse por el retraso entre el punto medio de conmutación
(tensión Vcc/2) de la onda de entrada y el punto medio de la conmutación de la
señal de salida.
CIRCUITOS COMBINACIONALES
x1
F F(t) = (x1 (t) , x2(t), ... )
x2
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E0 S0
Sistema
E1 S1
Combinacional
En Sm
CIRCUITOS SUMADORES
Sumador binario
El sumador binario es el elemento básico de la unidad aritmética de cualquier
ordenador, pues cualquier operación aritmética básica puede realizarse a partir de
sumas y restas repetidas. Para sumar dos números de n bits, hay que sumar dos a
dos los bits del mismo peso y el acarreo de la suma de los bits de peso inmediato
inferior.
a b S C
a Suma (S)
0 0 0 0 1/2
0 1 1 0
1 0 1 0 b Acarreo (C)
1 1 0 1
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S = a' · b + a · b' = a b
C=a·b
a y b = Variables de entrada
Cin = Acarreo entrada (etapa
anterior) S = Suma
Cout = Acarreo salida (etapa siguiente)
CODIFICADORES Y DECODIFICADORES
Codificadores
Tenemos 8 entradas, una para cada dígito octal, y tres salidas que generan el
número binario correspondiente. Se supone que sólo una entrada tiene un valor de
1 en cualquier momento.
Entradas Salidas
E7 E6 E5 E4 E3 E2 E1 E0 S2 S1 S0
0 0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 1 0 0 0 1 0
0 0 0 0 1 0 0 0 0 1 1
0 0 0 1 0 0 0 0 1 0 0
0 0 1 0 0 0 0 0 1 0 1
0 1 0 0 0 0 0 0 1 1 0
1 0 0 0 0 0 0 0 1 1 1
Este decodificador tiene la limitación de que sólo puede estar activa una entrada en
un momento dado: si se activan simultáneamente dos entradas, la salida produce
una combinación incorrecta. Para resolver esta ambigüedad, algunos circuitos
codificadores deben establecer una prioridad de entrada para asegurar que sólo se
codifique una entrada. Por ejemplo, en este caso podríamos haber establecido una
prioridad más alta para las entradas con subíndices mayores.
Otra ambigüedad de este codificador es que se genera una salida de 0’s cuando
todas las entradas son 0, pero esta salida es igual que cuando D0=1. Esta
discrepancia puede resolverse dando una salida más para indicar que al menos
una de las entradas es igual a 1.
Tipos de codificadores:
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Existen dos tipos de codificadores: Codificadores sin prioridad
Codificadores con prioridad
Decodificadores
Entradas Salidas
E3 E2 E1 E0 S9 S8 S7 S6 S5 S4 S3 S2 S1 S0
0 0 0 0 0 0 0 0 0 0 0 0 0 1
0 0 0 1 0 0 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 0 0 0 1 0 0
0 0 1 1 0 0 0 0 0 0 1 0 0 0
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0 1 0 0 0 0 0 0 0 1 0 0 0 0
0 1 0 1 0 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 0 1 0 0 0 0 0 0
0 1 1 1 0 0 1 0 0 0 0 0 0 0
1 0 0 0 0 1 0 0 0 0 0 0 0 0
1 0 0 1 1 0 0 0 0 0 0 0 0 0
1 0 1 0 x x x x x x x x x x
1 0 1 1 x x x x x x x x x x
1 1 0 0 x x x x x x x x x x
1 1 0 1 x x x x x x x x x x
1 1 1 0 x x x x x x x x x x
1 1 1 1 x x x x x x x x x x
E0 E1 E2 E3
S0
S9
Este decodificador activa (pone a 1) una de sus salidas, cuando se presenta una
combinación válida en la entrada. En cambio, si el código no es válido (por ejemplo,
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1 1 1 1), no se activa ninguna salida. Por tanto, con este diseño se eliminan las
combinaciones de entrada no válidas. Es posible diseñar un decodificador que no
elimine las combinaciones no válidas, con la ventaja de que resulta un circuito más
simple y económico.
A a
Circuito a..g
B f b
combinacional:
C decodificador BCD e c
D a 7 segmentos
d
Como vemos, cada segmento se utiliza para varios dígitos decimales, pero ninguno
de ellos se emplea para representar todos los dígitos decimales. Por tanto, debemos
determinar los segmentos que hay que activar para cada uno de los dígitos
decimales.
4 b,c,f,g
5 a,c,d,f,g
6 a,c,d,e,f,g
7 a,b,c
8 a,b,c,d,e,f,g
9 a,b,c,d,f,g
MULTIPLEXORES Y DEMULTIPLEXORES
Multiplexores
Son circuitos combinacionales con una estructura de varias entradas y una única
salida de datos. Permiten seleccionar una de las entradas para realizar la
transmisión de datos desde dicha entrada a la salida, que es única. Los
demultiplexores realizan la función inversa.
Esquemáticamente:
Multiplexor Demultiplexor
C0 C1
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Su tabla de verdad es
E0
E1 E2
S
E3
C0 C1
Figura 2.16. Multiplexor
Demultiplexores
C0 C1
El circuito es:
E
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Si examinamos el circuito
S0 veremos que el circuito demultiplexor
es idéntico a un decodificador de 2 a
S1 4 líneas con entrada de habilitación:
Aunque ambos circuitos tienen aplicaciones diferentes, sus diagramas lógicos son
idénticos. Por esto, a los decodificadores con entrada de habilitación se les llama
decodificador/demultiplexor.
CIRCUITOS COMPARADORES
La función básica de un comparador consiste en comparar las magnitudes de dos
cantidades binarias (n bits) para determinar su relación: igualdad y desigualdad
(menor, mayor):
Sólo una de las tres salidas se pondrá a “1“, indicando la magnitud de A respecto
de B.
La tabla de verdad:
Entradas Salidas
a b S1 (a<b) S2 (a=b) S3 (a>b)
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
S1 = a'·b
S2 = a'·b' + a·b = (a b)' = ( a'·b + a·b' )'
S3 = a·b'
a S1 (a<b)
S2 (a=b)
b S3 (a>b)
GENERADORES/COMPROBADORES DE PARIDAD
Paridad par:
- El generador de paridad se encarga de añadir un bit de paridad tal que tengamos
un número par de 1's.
- El comprobador de paridad se encarga de comprobar que el número de 1's
recibidos es par.
Paridad impar:
- El generador de paridad se encarga de añadir un bit de paridad tal que tengamos
un número impar de 1's.
- El comprobador de paridad se encarga de comprobar que el número de 1's
recibidos es impar.
P=x y z
Mensaje de 3 Bit de
bits paridad
x y z P Circuito:
0 0 0 0
x
0 0 1 1
y
0 1 0 1
P
0 1 1 0 z
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
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Circuito:
x
y
C
z
p
Como puede verse entonces, en los circuitos secuenciales entra un factor que
no se había considerado en los combinacionales, dicho factor es el tiempo. De
hecho, los circuitos secuenciales se clasifican de acuerdo a la manera como
manejan el tiempo en circuitos secuenciales síncronos y circuitos secuenciales
asíncronos.
Los circuitos biestables son aquellos que poseen dos estados estables
que se pueden mantener por tiempo indefinido, lo que nos permite tener
almacenado un dato en un dispositivo por el tiempo que se desee.
Las salidas del circuito, además de ser función de las entradas son
función de la información almacenada en elementos de memo ria del circuito,
en el momento que se producen las entradas. Están formados por un circuito
combinacional y un bloque de elementos de memoria:
La señal del reloj indica a los elementos de memoria cuando deben cambiar su
estado. Existen dos tipos de biestables muy importantes: el latch y el flip- flop. Estos
circuitos están compuestos por compuertas lógicas y lazos de retroalimentación y
son considerados los circuitos básicos que constituyen los sistemas digitales.
El latch es un circuito biestable asíncrono, es decir que sus salidas cambian en la
medida en que sus entradas cambien. El flip- flop es un dispositivo secuencial
sincrónico que toma muestras de sus entradas y determina una salida sólo en los
tiempos determinados por el reloj (CLK).
Además, se pueden tener flip- flops Master-Slave y flip- flops disparados por flanco.
Los flip- flops Master-Slave están conformados por dos latches con habilitación en
cascada, es decir que la salida de un latch es la entrada del otro, mientras que el
flip- flop disparado por flanco posee un dispositivo para determinar cuando hay una
pendiente, ya sea de subida o de bajada, en el reloj que habilita el flip-flop.
Utilizando las equivalencias lógicas podemos definir al flip- flop S-R mediante
2 compuertas NOR:
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El flip-flop D:
El flip-flop J-K:
En este caso, para lograr un valor estable cuando se activan ambas entradas se
hace una retroalimentación de Q y /Q con las compuertas de la entrada.
El Flip-Flop T (Toggle):
Mantiene su estado o lo cambia dependiendo del valor de T cada vez que se activa.
Se puede implementar utilizando un biestable J-K
REGISTROS
Registros de Almacenamiento:
Ej: Registro de 4 bits
Tabla de funcionamiento:
Entradas Salidas
/Clear Reloj EntradaSerie Q0 Q1 Q2 Q3
1 0 0 Q0´ Q1´ Q2´
1 1 1 Q0´ Q1´ Q2´
1 0 X Q0´ Q1´ Q2´ Q3´
0 X X 0 0 0 0
CONTADORES
-Ascendentes y descendentes
-Módulo N.
Contadores Sincrónicos: La señal externa del reloj está conectada a todos los
biestables, por lo tanto, se activan todos de manera simultánea.
La entradas de reloja al contador se conecta a las entradas de reloj de todos los
biestables. La entrada de datos (J-K o T) del biestable de menor peso se conecta a
un “1” fijo. Se precisan puertas adicionales para implementar la lógica que
indique cuando deben voltear su estado los biestables.
Circuito:
ESTRUCTURA
Lógica de estado siguiente (F): Una función de las entradas y del estado actual.
Memoria de estados: Es un conjunto de n flip-flops que almacenan el estado
presente de la máquina, que tiene 2n estados diferentes. La señal de reloj controla
el cambio de estado en tales flip-flops.
La señal de reloj: dispone el funcionamiento de los flip-flops ya sea por disparo de
flanco o por disparo de pulso
Lógica de salida (G): Una función del estado actual y/o de las entradas
Los pasos para diseñar una máquina de estados sincronizada con reloj,
comenzando con una descripción verbal o especificación escrita, son los
contrarios de los pasos de análisis .
Ejemplo 1.
Solución
Los dos estados de la máquina serán P e I donde P es par e I es impar. El estado
inicial es 0, que es un número par.
La tabla de transición de estados es la siguiente:
f
0 1
P P I
I I P
La tabla de salida será:
g
0 1
P 1 0
I 0 1
Así, por ejemplo, si la entrada es 11101 entonces la salida vendrá dada por:
g(P,11101) = g(g(P,1),1101)
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= g(I,1101)
= g(g(I,1),101)
= g(P,101) = g(g(P,1),01)
= g(I,01) = g(g(I,0),1)
= g(I,1) = 1
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RIESGOS O AZARES
AZARES
TA
TA
X11
TC
X2
X2 TB TB
X21 X21
prestaciones del diseño, tenemos que obtener las causas de estos azares. Como
ya hemos dicho la causa principal de los azares es la imposibilidad de tener
cambios simultáneos de más de una señal. Así, una primera causa son los cambios
simultáneos de las señales de entrada, que debido a la función lógica
implementada provocará un azar.
Los azares provocados por la función lógica en sí misma se denominan azares de
función.
Una forma sencilla de evitar los azares de función será imponer la restricción de no
permitir cambios simultáneos de señales de entrada. Con esta medida, la transición
desde “000” a “110” no sería permitida y tendríamos que elegir alguno de los dos
caminos anteriores. El comportamiento sería el mismo pero con la salvedad de que,
en caso de elegir el primer camino (donde se obtiene la presencia del azar), el
pulso de bajada es esperado y ya no sería considerado azar.
Hasta ahora sólo hemos tratado las señales de entrada, no obstante, en un circuito
existen tres tipos de señales: entrada, salida e internas. La imposibilidad de
cambiar simultáneamente más de una señal interna producirá un comportamiento
similar, aunque solamente se haya cambiado una señal de entrada. La función
anterior puede tener la implementación mostrada en la figura 2.33.
Estos últimos azares no son debidos a la función lógica, sino al circuito lógico que
implementa la función lógica.
Los azares provocados por la implementación lógica del circuito se denominan
azares lógicos.
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