CARACTERISTICAS

Alta precisión, compatible con IEC 61036 e IEC61268 Integrador digital en chip que permite la
interfaz directa con sensores de corriente con salida di / dt.

El ADE7753 suministra energía activa, reactiva y aparente, forma de onda muestreada, corriente y
voltaje RMS Menos de 0.1% de error en un rango dinámico de 1000 a 1

Positivo solo modo de acumulación de energía disponible

Un usuario en chip Umbral programable para la sobretensión de línea y el SAG, y la supervisión de

la PSU Calibración de potencia digital, fase y compensación de entrada

Un sensor de temperatura en el chip (± 3 ° C típico)

Una interfaz serie compatible con SPI

Una salida de pulso con frecuencia programable

Pin de solicitud de interrupción (IRQ) y registro de estado

Los ADCs y DSP propietarios proporcionan datos de alta precisión sobre grandes variaciones en las
condiciones ambientales y el tiempo

Referencia 2.4V ± 8% (20 ppm / ° C típico) con capacidad de sobre marcha externa

Suministro único de 5 V, bajo consumo (25 mW típico)

DESCRIPCIÓN GENERAL
El ADE7753 es un CI preciso de mediciones de energía activa y aparente con una interfaz en serie y
una salida de pulso.
El ADE7753 incorpora dos ADC sigma delta de segundo orden, un integrador digital (en H1), circuito
de referencia, sensor de temperatura y todo el procesamiento de señal requerido para realizar el
cálculo de RMS en la medición de voltaje y corriente, activa, reactiva y de energía aparente.
Un integrador digital en chip proporciona una interfaz directa a los sensores de corriente di / dt
como las bobinas de Rogowski. El integrador digital elimina la necesidad de un integrador analógico
externo, y esta solución proporciona una excelente estabilidad a largo plazo y coincidencia de fase
precisa entre los canales de corriente y voltaje. El integrador se puede encender y apagar según el
sensor de corriente seleccionado.
El ADE7753 contiene un registro de Energía activa. Es capaz de contener más de 200 segundos de
energía acumulada a plena carga. Los datos se leen desde el ADE7753 a través de la interfaz en serie.
El ADE7753 también proporciona una salida de pulso (CF) con una frecuencia de salida proporcional
a la potencia activa. Además del cálculo de rms y la información de potencia activa y aparente, el
ADE7753 también acumula la energía reactiva firmada.
El ADE7753 también proporciona varias características de calibración del sistema, es decir,
corrección de desplazamiento de canal, calibración de fase y calibración de potencia. La pieza
también incorpora un circuito de detección para variaciones de baja o alta tensión de corta
duración.

El ADE7753 tiene un modo de acumulación solo positivo que le da la opción de acumular energía
solo cuando se detecta potencia positiva. Un umbral interno sin carga asegura que la pieza no
muestre ningún arrastre cuando no hay carga.

Una salida de cruce por cero (ZX) produce una salida que se sincroniza con el punto de cruce por
cero de la tensión de línea.

Esta información se usa en el ADE7753 para medir el período de la línea. La señal también se usa
internamente en el chip en el modo de acumulación de energía activo y aparente del ciclo de línea.
Esto permite una acumulación de energía más rápida y más precisa y es útil durante la calibración.
Esta señal también es útil para la sincronización de la conmutación de relé con un cruce de voltaje
cero.
Terminología
ERROR DE MEDICIÓN
El error asociado con la medición de energía realizada por el ADE7753 está definido por la siguiente
fórmula:

ERROR DE FASE ENTRE CANALES

El integrador digital y el HPF (filtro de paso alto) en el canal 1 tienen una respuesta de fase no ideal.
Para compensar esta respuesta de fase e igualar la respuesta de fase entre canales, se coloca una
red de corrección de dos fases en el canal 1: una para el integrador digital y otra para el HPF.
Cada red de corrección de fase corrige la respuesta de fase del componente correspondiente y
asegura una coincidencia de fase entre el canal 1 (corriente) y el canal 2 (tensión) dentro de ± 0.1 °
en un rango de 45Hz a 65Hz y ± 0.2 ° en un rango de 40Hz a 1kHz
.
FUENTE DE ALIMENTACIÓN RECHAZO
Esto cuantifica el error de medición del ADE7753 como un porcentaje de la lectura cuando se varía
la fuente de alimentación. Para la medición de CA PSR, se toma una lectura de suministros nominales
(5V). Se obtiene una segunda lectura con los mismos niveles de señal de entrada cuando se
introduce una señal de CA (175mV rms / 120Hz) en los suministros. Cualquier error introducido por
esta señal de CA se expresa como un porcentaje de la lectura; consulte la definición de Error de
medición anterior.
Para la medición DC PSR, se toma una lectura con suministros nominales (5V). Se obtiene una
segunda lectura con el mismo

niveles de señal de entrada cuando los suministros son variados ± 5%. Cualquier error introducido
se expresa nuevamente como un porcentaje de la lectura.

ERROR DE DESPLAZAMIENTO DEL ADC

Esto se refiere al desplazamiento de CC asociado con las entradas analógicas a los ADCs. Significa
que con las entradas analógicas conectadas a AGND, los ADC aún ven una señal de entrada analógica
de cd. La magnitud del desplazamiento depende de la ganancia y la selección del rango de entrada
- ver curvas características. Sin embargo, cuando HPF1 está encendido, el desplazamiento se elimina
del Canal 1 (actual) y el cálculo de la potencia no se ve afectado por este desplazamiento. Los
desplazamientos se pueden eliminar realizando una calibración de desplazamiento - ver Entradas
analógicas.
GANAN ERROR
El error de ganancia en los ADC ADE7753 se define como la diferencia entre el código de salida del
ADC medido (menos el desplazamiento) y el código de salida ideal: consulte el ADC del canal 1 y el
ADC del canal 2. Se mide para cada uno de los rangos de entrada en el Canal 1 (0.5V, 0.25V y 0.125V).
La diferencia se expresa como un porcentaje del código ideal.

GAIN ERROR MATCH

La coincidencia de error de ganancia se define como el error de ganancia (menos el desplazamiento)
obtenido al cambiar entre una ganancia de 1 (para cada uno de los rangos de entrada) y una
ganancia de 2, 4, 8 o 16.
s expresado como un porcentaje del código ADC de salida obtenido bajo una ganancia de 1. Esto
proporciona el error de ganancia observado cuando la selección de ganancia se cambia de 1 a 2, 4,
8 o 16.

PINOUT:

1 RESET’: Restablecer pin para ADE7753. Una lógica baja en este pin mantendrá los ADCs y los
circuitos digitales (incluida la interfaz serie) en una condición de reinicio.

2 DVDD: Fuente de alimentación digital. Este pin proporciona la tensión de alimentación para los
circuitos digitales en el ADE7753. El voltaje de suministro debe mantenerse a 5V ± 5% para la
operación especificada. Este pin debe estar desacoplado a DGND con un condensador de 10μF en
paralelo con un capacitor cerámico de 100nF.

3 AVDD: Fuente de alimentación analógica. Este pin proporciona la tensión de alimentación para los
circuitos analógicos en el ADE7753. El suministro debe mantenerse a 5V ± 5% para la operación
especificada. Se debe hacer todo lo posible para minimizar la ondulación y el ruido de la fuente de
alimentación en este pin mediante el desacoplamiento adecuado. Los gráficos de rendimiento
típicos en esta hoja de datos muestran el rendimiento de rechazo de la fuente de alimentación. Este
pin debe estar desacoplado a AGND con un condensador de 10μF en paralelo con un capacitor
cerámico de 100nF.

4,5 V1P, V1N: Entradas analógicas para el canal 1. Este canal está diseñado para su uso con el
transductor de corriente di / dt como la bobina Rogowski u otro sensor de corriente como el
transformador de derivación o de corriente (CT). Estas entradas son entradas de tensión totalmente
diferenciales con niveles máximos de señal de entrada diferencial de ± 0.5V, ± 0.25V y ± 0.125V,
dependiendo de la selección de escala completa - Ver Entradas analógicas. El canal 1 también tiene
un PGA con selecciones de ganancia de 1, 2, 4, 8 o 16. El nivel máximo de señal en estos pines con
respecto a AGND es ± 0.5V.
Ambas entradas tienen un circuito interno de protección contra ESD y, además, una sobrevoltaje de
± 6V puede mantenerse en estas entradas sin riesgo de daño permanente.

6,7 V2N, V2P: Entradas analógicas para el canal 2. Este canal está diseñado para usarse con el
transductor de voltaje. Estas entradas son entradas de tensión totalmente diferenciales con un nivel
máximo de señal diferencial de ± 0.5V. El canal 2 también tiene un PGA con selecciones de ganancia
de 1, 2, 4, 8 o 16. El nivel máximo de señal en estos pines con respecto a AGND es ± 0.5V. Ambas
entradas tienen un circuito interno de protección contra ESD, y una sobrevoltaje de ± 6V puede
mantenerse en estas entradas sin riesgo de daño permanente.

8 AGND: Este pin proporciona la referencia de tierra para los circuitos analógicos en el ADE7753, es
decir, ADCs y referencia. Este pin debe estar vinculado al plano de tierra analógico o a la referencia
de tierra más silenciosa del sistema. Esta referencia de tierra silenciosa se debe usar para todos los
circuitos analógicos, p. filtros anti-aliasing, transductores de corriente y voltaje, etc. Con el fin de
mantener el ruido del suelo alrededor del ADE7753 al mínimo, el plano de tierra silencioso solo debe
conectarse al plano de tierra digital en un punto. Es aceptable colocar todo el dispositivo en el plano
de tierra analógico - ver Información de aplicaciones.

9 REFIN/OUT: Este pin proporciona acceso a la referencia de voltaje en el chip. La referencia en el

chip tiene un valor nominal de 2.4V ± 8% y un coeficiente de temperatura típico de 20ppm / ° C.
También se puede conectar una fuente de referencia externa en este pin. En cualquier caso, este
pin debe estar desacoplado a AGND con un condensador cerámico de 1μF.

10 DGND: Esto proporciona la referencia de tierra para los circuitos digitales en el ADE7753, es
decir, multiplicador, filtros y convertidor de digital a frecuencia. Debido a que las corrientes digitales
de retorno en el ADE7753 son pequeñas, es aceptable conectar este pin al plano de tierra analógico
del sistema - ver Información de aplicaciones. Sin embargo, la alta capacitancia del bus en el pin
DOUT puede dar como resultado una corriente digital ruidosa que podría afectar el rendimiento.

11 CF: Salida lógica de frecuencia de calibración. La salida lógica de CF proporciona información de

Energía activa. Esta salida está destinada a ser utilizada para propósitos de operación y calibración.
La frecuencia de salida de escala completa se puede ajustar escribiendo en CFDEN y CFNUM
Registersee Energy To Frequency Conversion.

12 ZX: Forma de onda de voltaje (Canal 2) salida de cruce por cero. Esta salida alterna la lógica alta
y baja en el cruce por cero de la señal diferencial en el canal 2; consulte Detección de cruce por cero.

13 SAG: Esta salida de lógica de drenaje abierta (Open Colector) se activa baja cuando no se detecta
ningún cruce por cero o se cruza un umbral de bajo voltaje (Canal 2) durante un tiempo especificado.
Vea Detección de hundimiento de voltaje de línea.

14 IRQ’: Salida de solicitud de interrupción. Esta es una salida lógica de drenaje abierto (Open
Colector) bajo activo. Las interrupciones enmascarables incluyen: reinicio del registro de energía
activo, registro de energía activa a la mitad y nuevas muestras de forma de onda. Vea las
interrupciones ADE7753.

15 CLKIN: Reloj maestro para ADCs y procesamiento de señal digital. Se puede proporcionar un
reloj externo en esta entrada lógica. Alternativamente, se puede conectar un cristal AT resonante
paralelo a través de CLKIN y CLKOUT para proporcionar una fuente de reloj para el ADE7753. La
frecuencia de reloj para la operación especificada es 3.579545MHz. Los condensadores de carga
cerámica de entre 22pF y 33pF deben usarse con el circuito oscilador de la compuerta. Consulte la
hoja de datos de los fabricantes de cristales para ver los requisitos de capacidad de carga.
16 CLKOUT: Se puede conectar un cristal a través de este pin y CLKIN como se describe arriba para
proporcionar una fuente de reloj para el ADE7753. El pin CLKOUT puede manejar una carga CMOS
cuando se proporciona un reloj externo en CLKIN o cuando se usa un cristal.

17 CS’: Chip Select. Parte de la interfaz serie SPI de cuatro hilos. Esta entrada lógica baja activa
permite que el ADE7753 comparta el bus serie con varios otros dispositivos. Vea la interfaz en serie
ADE7753.

18 SCLK: Entrada de reloj serie para la interfaz en serie síncrona. Todas las transferencias de datos
en serie están sincronizadas con este reloj: consulte Interfaz serie ADE7753. El SCLK tiene una
entrada de disparador schmitt para uso con una fuente de reloj que tiene un tiempo de transición
de borde lento, por ejemplo, salidas de optoaislador.

19 DOUT: Salida de datos para la interfaz serie. Los datos se desplazan en este pin en el borde
ascendente de SCLK. Esta salida lógica normalmente se encuentra en un estado de alta impedancia,
a menos que esté impulsando datos en el bus serie de datos; consulte la interfaz serie ADE7753.

20 DIN: Entrada de datos para la interfaz serie. Los datos se desplazan en este pin en el borde
descendente de SCLK-see ADE7753 Serial Interface .
ENTRADAS ANALÓGICAS
El ADE7753 tiene dos canales de entrada de tensión totalmente diferenciales. El voltaje máximo de
entrada diferencial para los pares de entrada V1P / V1N y V2P / V2N es ± 0.5V. Además, el nivel
máximo de señal en las entradas analógicas para V1P / V1N y V2P / V2N es ± 0.5V con respecto a
AGND.
Cada canal de entrada analógica tiene un PGA (amplificador de ganancia programable) con posibles
selecciones de ganancia de 1, 2, 4, 8 y 16. Las selecciones de ganancia se realizan escribiendo en el
registro de ganancia, consulte la figura 2. Bits 0 a 2 seleccione la ganancia para la PGA en el Canal 1
y la selección de ganancia para la PGA en el Canal 2 se realiza a través de los bits 5 a 7. La Figura 1
muestra cómo se realiza una selección de ganancia para el Canal 1 utilizando el registro de Ganancia.

Además del PGA, el Canal 1 también tiene una selección de rango de entrada de escala completa
para el ADC. La selección del rango de entrada analógica ADC también se realiza utilizando el registro
de ganancia; consulte la Figura 2.
Como se mencionó anteriormente, el voltaje máximo de entrada diferencial es 1V. Sin embargo, al
usar los bits 3 y 4 en el registro de Ganancia, la tensión máxima de entrada del ADC puede ajustarse
a 0.5V, 0.25V o 0.125V. Esto se logra ajustando la referencia del ADC; consulte el Circuito de
referencia ADE7753. La Tabla I a continuación resume el nivel máximo de señal de entrada
diferencial en el Canal 1 para las diversas selecciones de rango y ganancia de ADC.

También es posible ajustar los errores de compensación en los canales 1 y 2 escribiendo en los
registros de corrección de compensación (CH1OS y CH2OS, respectivamente). Estos registros
permiten eliminar los desplazamientos de los canales en el rango de ± 20 mV a ± 50 mV (según la
configuración de ganancia). Tenga en cuenta que no es necesario realizar una corrección de
desplazamiento en una aplicación de medición de energía si HPF en el canal 1 está encendido. La
Figura 3 muestra el efecto de las compensaciones en el cálculo de potencia real. Como se puede ver
en la Figura 3, un desplazamiento en el Canal 1 y el Canal 2 contribuirá con un componente de cd
después de la multiplicación. Dado que este componente de CC es extraído por LPF2 para generar
la información de Energía Activa (Real), los desplazamientos habrán contribuido un error al cálculo
de la Potencia Activa.
Este problema se evita fácilmente al habilitar HPF en el canal 1. Al eliminar el desplazamiento de al
menos un canal, no se genera ningún componente de error en dc por la multiplicación. Los términos
de error en Cos (w.t) son eliminados por LPF2 y por la integración de la señal de Energía Activa en el
registro de Energía Activa (AENERGY [23: 0]) - ver Cálculo de Energía.
El contenido de los registros de corrección de compensación es de 6 bits, código de signo y
magnitud. La ponderación del tamaño de LSB depende de la configuración de ganancia, es decir, 1,
2, 4, 8 o 16. La Tabla II a continuación muestra el margen de compensación corregible para cada una
de las configuraciones de ganancia y el peso de LSB (mV) para los registros de corrección de
compensación . El valor máximo que puede escribirse en los registros de corrección de
desplazamiento es ± 31 decimal -ver Figura 4. La Figura 4 muestra la relación entre el contenido del
registro de corrección de compensación y el desplazamiento (mV) en las entradas analógicas para
un ajuste de ganancia de uno. Para realizar un ajuste de compensación, las entradas analógicas se
deben conectar primero a AGND, y no debe haber señal en el Canal 1 o el Canal 2. Una lectura del
Canal 1 o del Canal 2 utilizando el

El registro de forma de onda dará una indicación del desplazamiento en el canal. Este
desplazamiento se puede cancelar escribiendo un valor de desplazamiento igual y opuesto al
registro de desplazamiento correspondiente. La corrección de compensación se puede confirmar
realizando otra lectura. Tenga en cuenta que al ajustar el desplazamiento del canal 1, debe
desactivar el integrador digital y el HPF.

di / dt SENSOR DE CORRIENTE Y INTEGRADOR DIGITAL

El sensor di / dt detecta los cambios en el campo magnético causados por la corriente alterna. La
figura 5 muestra el principio de un sensor de corriente di / dt.
La densidad de flujo de un campo magnético inducido por una corriente es directamente
proporcional a la magnitud de la corriente. Los cambios en la densidad de flujo magnético que pasan
a través de un circuito conductor generan una fuerza electromotriz (EMF) entre los dos extremos
del circuito. El EMF es una señal de voltaje que es proporcional al di / dt de la corriente. La salida de
tensión del sensor de corriente di / dt está determinada por la inductancia mutua entre el conductor
portador de corriente y el sensor di / dt.

La señal actual necesita recuperarse de la señal di / dt antes de poder usarse. Por lo tanto, es
necesario un integrador para restaurar la señal a su forma original. El ADE7753 tiene un integrador
digital incorporado para recuperar la señal actual del sensor di / dt. El integrador digital en el Canal
1 se apaga por defecto cuando el ADE7753 se enciende. Configurar el MSB del registro CH1OS
activará el integrador. Las Figuras 6 a 9 muestran la magnitud y la respuesta de fase del integrador
digital.

Tenga en cuenta que el integrador tiene una atenuación de -20dB / dec y un cambio de fase de
aproximadamente -90 °. Cuando se combina con un sensor di / dt, la respuesta de magnitud y fase
resultante debe ser una ganancia plana sobre la banda de frecuencia de interés. Sin embargo, el
sensor di / dt tiene una ganancia de 20dB / dec asociada, y genera un ruido de alta frecuencia
significativo, se necesita un filtro anti-aliasing más efectivo para evitar el ruido debido al aliasing,
vea Filtro Antialias. Cuando el integrador digital se apaga, el ADE7753 se puede usar directamente
con un sensor de corriente convencional, como un transformador de corriente (CT) o un derivador
de corriente de baja resistencia.

DETECCIÓN DE CRUCE CERO

El ADE7753 tiene un circuito de detección de cruce por cero en el Canal 2. Este cruce por cero se
usa para producir una señal cruzada cero externa (ZX) y también se usa en el modo de calibración -
ver Calibración de energía. La señal de cruce por cero también se usa para iniciar una medición de
temperatura en el ADE7753; consulte Medición de temperatura.
La Figura 10 muestra cómo se genera la señal cruzada cero a partir de la salida de LPF1.
Figura 10- Detección cruzada cero en el canal 2 La señal ZX irá lógica arriba en un cruce cero positivo
y lógico bajo en un cruce negativo cruce cero en el canal 2. La señal ZX de cruce por cero se genera
a partir de la salida de LPF1. LPF1 tiene un solo polo a 156Hz (en CLKIN = 3.579545MHz). Como
resultado, habrá un desfase entre la señal de entrada analógica V2 y la salida de LPF1.

La respuesta de fase de este filtro se muestra en la sección de Muestreo de Canal 2 de esta hoja de
datos. La respuesta de retardo de fase de LPF1 da como resultado un retraso de aproximadamente
0.97ms (@ 60Hz) entre el cruce por cero en las entradas analógicas del Canal 2 y el flanco
ascendente o descendente de ZX.
La detección de cruce por cero también impulsa un bit de indicador en el registro de estado de
interrupción. También aparecerá un valor bajo activo en la salida de IRQ si el bit correspondiente en
el registro de habilitación de interrupción se establece en uno lógico.

El indicador en el registro de estado de interrupción, así como la salida de IRQ, se restablecen a su

valor predeterminado cuando se lee el registro de estado de interrupción con reinicio (RSTSTATUS).
Tiempo de espera de cruce de cero La detección de cruce de cero también tiene un registro de
tiempo de espera asociado ZXTOUT.

Este registro sin firmar de 12 bits se disminuye (1 LSB) cada 128 / CLKIN segundos. El registro se
restablece a su valor de escala completa programado por el usuario cada vez que se detecta un
cruce por cero en el Canal 2. El valor de encendido predeterminado en este registro es FFFh. Si el
registro decrementa a cero antes de que se detecte un cruce por cero y el bit DISSAG en el registro
de modo es lógico cero, el pin SAG se activará bajo. La ausencia de un cruce por cero también se
indica en el pin IRQ si el bit de habilitación ZXTO en el registro de habilitación de interrupción está
configurado en uno lógico. Independientemente de la configuración del bit de activación, el
indicador ZXTO en el registro Estado de interrupción siempre se establece cuando el registro
ZXTOUT se reduce a cero; consulte Interrupciones ADE7753.
El registro de tiempo muerto Zerocross puede ser escrito / leído por el usuario y tiene una dirección
de 1Dh; consulte la sección Interfaz serie. La resolución del registro es de 128 / CLKIN segundos por
LSB. Por lo tanto, la demora máxima para una interrupción es de 0.15 segundos (128 / CLKIN × 212).

La Figura 11 muestra el mecanismo de la detección de tiempo de cruce de cero cuando la tensión

de línea permanece en un nivel de CC fijo durante más de CLKIN / 128 x ZXTOUT segundos.

MEDICIÓN DEL PERÍODO

El ADE7753 también proporciona la medición del período de la línea. El registro de período es un
registro de 15 bits sin firmar y se actualiza cada período. La resolución de este registro es de 2.2ms
/ LSB cuando CLKIN = 3.579545MHz, que representa 0.013% cuando la frecuencia de línea es 60Hz.
Cuando la frecuencia de línea es 60Hz, el valor del registro de Período es aproximadamente 7576d.
La longitud del registro permite la medición de frecuencias de línea tan bajas como 13.9Hz.

MONITOR DE SUMINISTRO DE ENERGÍA

El ADE7753 también contiene un monitor de fuente de alimentación en chip. El Analog Supply
(AVDD) es monitoreado continuamente por el ADE7753. Si el suministro es inferior a 4V ± 5%,
entonces el ADE7753 pasará a un estado inactivo, es decir, no se acumulará energía cuando el
voltaje de suministro sea inferior a 4V. Esto es útil para asegurar el correcto funcionamiento del
dispositivo durante el encendido y durante el apagado. El monitor de la fuente de alimentación tiene
histéresis y filtrado incorporados. Esto proporciona un alto grado de inmunidad a los disparos falsos
debido a suministros ruidosos.
Como se puede ver en la Figura 12, el nivel de disparo se establece nominalmente en 4V. La
tolerancia en este nivel de disparo es de aproximadamente ± 5%. El pin SAG también se puede
utilizar como una entrada de monitor de fuente de alimentación a la MCU. El pin SAG irá
lógicamente bajo cuando el ADE7753 se encuentre en su estado inactivo. La fuente de alimentación
y el desacoplamiento de la pieza deben ser tales que la ondulación en AVDD no exceda 5V ± 5%
como se especifica para la operación normal.

DETECCIÓN DE SAG DE VOLTAJE DE LÍNEA

Además de la detección de la pérdida de la señal de voltaje de línea (cruce por cero), el ADE7753
también se puede programar para detectar cuando el valor absoluto de la tensión de línea cae por
debajo de un cierto valor pico, durante un número de ciclos de línea. Esta condición está ilustrada
en la Figura 13 a continuación.

La Figura 13 muestra la caída de la tensión de línea por debajo de un umbral que se establece en el
registro de nivel de salto (SAGLVL [7: 0]) durante cinco ciclos de línea. Dado que el registro del ciclo
de compresión (SAGCYC [7: 0]) contiene 03h, el pin SAG pasará a nivel bajo al final del ciclo de la
quinta línea, para el cual el voltaje de línea cae por debajo del umbral, si el bit DISSAG en el registro
de modo es lógico cero. Como es el caso cuando los cruces por cero ya no se detectan, el evento de
desplazamiento también se registra configurando el indicador SAG en el registro de estado de
interrupción. Si el bit de habilitación SAG está configurado en uno lógico, la salida lógica de IRQ se
activará a un nivel bajo: consulte Interrupciones ADE7753.
El pin SAG volverá a ser lógico alto cuando el valor absoluto de la señal en el Canal 2 exceda el nivel
de desplazamiento establecido en el registro de Nivel de Sag. Esto se muestra en la Figura 13 cuando
el pin SAG sube durante el ciclo de la décima línea desde el momento en que la señal en el Canal 2
cayó por primera vez por debajo del nivel del umbral. Conjunto de nivel de salto El contenido del
registro de nivel de salto (1 byte) se compara con el valor absoluto de la salida de byte más
significativa de LPF1, después de que se desplaza un bit a la izquierda. Así, por ejemplo, el código
máximo nominal de LPF1 con una señal de escala completa en el Canal 2 es 2518h, ver el muestreo
del Canal 2. Cambiando un bit a la izquierda obtendrás 4A30h. Por lo tanto, escribir 4Ah en el registro
de nivel SAG colocará el nivel de detección de desplazamiento en escala completa. Escribir 00h
pondrá el nivel de detección de desplazamiento en cero. El registro de Sag Level se compara con el
byte más significativo de una muestra de forma de onda después del desplazamiento hacia la
izquierda y la detección se realiza cuando el contenido del registro de nivel de desplazamiento es
mayor.
DETECCIÓN DE PICO
El ADE7753 también se puede programar para detectar cuándo el valor absoluto de la tensión o el
canal de corriente de una fase excede un cierto valor máximo. La Figura 14 ilustra el
comportamiento de la detección de pico para el canal de voltaje.

Tanto el canal 1 como el canal 2 se monitorean al mismo tiempo. La figura 14 muestra un voltaje de
línea que excede un umbral que se establece en el registro de pico de tensión (VPKLVL [7: 0]). El
evento Voltage Peak se registra configurando el indicador PKV en el registro de estado de
interrupción. Si el bit de habilitación de PKV está configurado en uno lógico en el registro de Máscara
de interrupción, la salida de la lógica de IRQ estará activa baja. De manera similar, el evento Current
Peak se registra configurando el indicador PKI en el registro Ineterrupt Status (estado inacabado);
consulte ADE7753 Interrupts (Interrupciones de ADE7753).

Conjunto de nivel máximo

El contenido de los registros VPKLVL e IPKLVL se compara respectivamente con el valor absoluto del
canal 1 y el canal 2, después de que se multipliquen por 2. Por lo tanto, por ejemplo, el código
máximo nominal del ADC del canal 1 con una señal de escala completa es 2851ECh -ver Muestreo
del Canal 1. Multiplicar por 2 dará 50A3D8h. Por lo tanto, escribiendo 50h en el registro IPKLVL
pondrá el nivel de detección de picos del canal 1 en escala completa y establecerá la detección de
picos actual en su valor menos sensible. Escribir 00h lo hará poner el nivel de detección del canal 1
en cero. La detección se realiza cuando el contenido del registro IPKLVL es más pequeño que la
muestra del canal 1 entrante.

Registro de nivel máximo

El ADE7753 registra el valor absoluto máximo alcanzado por el canal 1 y el canal 2 en dos registros
diferentes: IPEAK y VPEAK, respectivamente. VPEAK y IPEAK son registros sin firmar de 24 bits. Estos
registros se actualizan cada vez que el valor absoluto de la muestra de forma de onda del canal
correspondiente está por encima del valor almacenado en el registro VPEAK o IPEAK. El contenido
del registro VPEAK corresponde a 2 veces el valor absoluto máximo observado en la entrada del
canal 2. El contenido de IPEAK representa el valor absoluto máximo observado en la entrada del
canal 1. La lectura de los registros RSTVPEAK y RSTIPEAK borrará sus respectivos contenidos después
de la operación de lectura.

ADE7753 INTERRUPCIONES
En el ADE7753 Las interrupciones se gestionan a través del registro de estado de interrupción
(ESTADO [15: 0]) y el registro de habilitación de interrupción (IRQEN [15: 0]). Cuando se produce un
evento de interrupción en el ADE7753, el indicador correspondiente en el registro de estado se
establece en uno lógico; consulte Registro de estado de interrupción. Si el bit de habilitación para
esta interrupción en el registro de habilitación de interrupción es uno lógico, entonces la salida
lógica IRQ se activará a bajo nivel. Los bits de bandera en el registro de estado se establecen
independientemente del estado de los bits de habilitación.

Para determinar la fuente de la interrupción, el administrador del sistema (MCU) debe realizar una
lectura desde el registro de estado con reinicio (RSTSTATUS [15: 0]). Esto se logra llevando a cabo
una lectura desde la dirección 0Ch. La salida de IRQ irá a la lógica alta cuando se complete el
comando de lectura del registro de estado de interrupción (consulte Tiempos de interrupción). Al
realizar una lectura con reinicio, el ADE7753 está diseñado para garantizar que no se pierdan los
eventos de interrupción. Si ocurre un evento de interrupción justo cuando se lee el registro de
estado, el evento no se perderá y se garantiza que la salida lógica de IRQ pasará a alta durante la
transferencia de datos del registro de estado de interrupción antes de volver a la lógica baja para
indicar la interrupción pendiente . Consulte la siguiente sección para obtener una descripción más
detallada.

Tiempo de interrupción

La sección de la interfaz serial ADE7753 debe revisarse primero antes de revisar el tiempo de
interrupción. Como se describió anteriormente, cuando la salida de IRQ baja, el ISR de MCU debe
leer el registro de estado de interrupción para determinar la fuente de la interrupción. Al leer el
contenido del registro de estado, la salida de IRQ se establece en el último flanco descendente de
SCLK de la primera transferencia de bytes (leer el comando de registro del estado de interrupción).
La salida de IRQ se mantiene alta hasta que el último bit de la siguiente transferencia de 15 bits se
desplace (contenido del registro de estado de interrupción) - vea la Figura 16. Si hay una
interrupción pendiente en este momento, la salida de IRQ volverá a disminuir. Si no hay interrupción
pendiente, la salida de IRQ permanecerá alta.
MEDICIÓN DE TEMPERATURA
ADE7753 también incluye un sensor de temperatura en el chip. La medición de la temperatura
puede realizarse configurando el bit 5 en el registro de modo. Cuando el bit 5 se establece como
lógico alto en el registro de modo, el ADE7753 iniciará una medición de temperatura en el siguiente
cruce por cero. Cuando se detecta el cruce por cero en el Canal 2, la salida de voltaje del circuito de
detección de temperatura se conecta a ADC1 (Canal 1) para la digitalización. El código resultante se
procesa y se coloca en el registro de temperatura (TEMP [7: 0]) aproximadamente 26 μs más tarde
(24 ciclos de CLKIN). Si está habilitado en el registro de habilitación de interrupción (bit 5), la salida
IRQ se activará cuando la conversión de temperatura haya finalizado. Tenga en cuenta que la
conversión de temperatura introducirá una pequeña cantidad de ruido en el cálculo de la energía.
Si la conversión de temperatura se realiza con frecuencia (por ejemplo, varias veces por segundo),
se acumulará un error notable en el cálculo de la energía resultante a lo largo del tiempo. El
contenido del registro de temperatura está firmado (complemento de 2) con una resolución de
aproximadamente 1 LSB / ° C. El registro de temperatura producirá un código de 00h cuando la
temperatura ambiente sea de aproximadamente 70 ° C. La medición de temperatura no está
calibrada en el ADE7753 y tiene una tolerancia de compensación que podría ser de hasta ± 20 ° C.

ADE7753 ANALOGO A LA CONVERSIÓN DIGITAL

La conversión de analógico a digital en el ADE7753 se lleva a cabo utilizando dos ADC sigma-delta
de segundo orden. Por razones de simplicidad, el diagrama de bloques en la Figura 17 muestra un
primer orden sigma-delta ADC. El convertidor se compone de dos partes: el modulador sigma-delta
y el filtro digital de paso bajo.
Un modulador sigma-delta convierte la señal de entrada en una secuencia en serie continua de 1 y
0 a una velocidad determinada por el reloj de muestreo. En el ADE7753, el reloj de muestreo es igual
a CLKIN / 4. El DAC de 1 bit en el circuito de retroalimentación es impulsado por el flujo de datos en
serie. La salida DAC se resta de la señal de entrada. Si la ganancia del lazo es lo suficientemente alta,
el valor promedio de la salida del DAC (y por lo tanto del flujo de bits) se aproximará al del nivel de
la señal de entrada. Para cualquier valor de entrada dado en un solo intervalo de muestreo, los datos
del ADC de 1 bit son prácticamente insignificantes. Solo cuando se promedia una gran cantidad de
muestras se obtendrá un resultado significativo. Este promedio se lleva a cabo en la segunda parte
del ADC, el filtro digital de paso bajo. Al promediar una gran cantidad de bits del modulador, el filtro
de paso bajo puede producir palabras de datos de 24 bits que son proporcionales al nivel de la señal
de entrada.

El convertidor sigma-delta utiliza dos técnicas para lograr una alta resolución a partir de una técnica
de conversión de 1 bit. El primero es el exceso de muestreo. Por sobre muestreo, queremos decir
que la señal se muestrea a una velocidad (frecuencia) que es muchas veces mayor que el ancho de
banda de interés. Por ejemplo, la velocidad de muestreo en el ADE7753 es CLKIN / 4 (894 kHz) y la
banda de interés es de 40Hz a 2kHz. El sobre muestreo tiene el efecto de propagar el ruido de
cuantificación (ruido debido al muestreo) en un ancho de banda más amplio. Con el ruido extendido
más fino en un ancho de banda más amplio, el ruido de cuantificación en la banda de interés se
reduce; consulte la Figura 18. Sin embargo, el sobre muestreo solo no es un método suficientemente
eficiente para mejorar la relación señal / ruido en la banda de interesar. Por ejemplo, se requiere
una relación de sobre muestreo de 4 solo para aumentar la SNR en solo 6dB (1- it). Para mantener
la relación de sobre muestreo a un nivel razonable, es posible configurar el ruido de cuantificación
de modo que la mayoría del ruido se encuentre en las frecuencias más altas. Esto es lo que sucede
en el modulador sigma-delta, el ruido está conformado por el integrador que tiene una respuesta
de tipo de paso alto para el ruido de cuantificación. El resultado es que la mayor parte del ruido se
produce en las frecuencias más altas, donde se puede eliminar mediante el filtro digital de paso
bajo. Esta configuración del ruido también se muestra en la Figura 18.
Filtro Antialiasing
La Figura 17 también muestra un filtro de paso bajo analógico (RC) en el entrada al modulador. Este
filtro está presente para prevenir aliasing. Aliasing es un artefacto de todos los sistemas
muestreados. Básicamente significa que los componentes de frecuencia en la entrada señal al ADC
que son más altos que la mitad del muestreo de la velocidad del ADC aparecerán en la señal
muestreada a una frecuencia inferior a la mitad de la frecuencia de muestreo. La Figura 19 ilustra el
efecto. Componentes de frecuencia (flechas que se muestran en negro) más de la mitad de la
frecuencia de muestreo (también conocido como Nyquist) frecuencia, es decir, 447 kHz) obtener
imágenes o doblar hacia abajo debajo de 447kHz (las flechas se muestran en gris). Esto sucederá
con todos los ADC independientemente de la arquitectura. En el ejemplo se muestran, solo
frecuencias cercanas a la frecuencia de muestreo, es decir, 894kHz, se moverá a la banda de interés
para la medición, es decir, 40Hz - 2kHz. Esto permite el uso de LPF muy simple (bajo Pass Filter) para
atenuar el ruido de alta frecuencia (cerca de 900 kHz) y previene la distorsión en la banda de interés.
Para un convencional sensor de corriente, un filtro RC simple (LPF de un solo polo) con una
frecuencia de esquina de 10 kHz producirá una atenuación de aproximadamente 40dB a 894 kHz;
consulte la Figura 18. La 20 dB por década de atenuación suele ser suficiente para eliminar los
efectos del aliasing para el sensor de corriente convencional. Para el sensor di / dt como la bobina
Rogowski, sin embargo, el sensor tiene 20dB por ganancia de la década. Esto neutralizará los -20dB
por atenuación de la década producida por el LPF simple. Por lo tanto, cuando se utiliza un sensor
di / dt, se debe tener cuidado para compensar el 20dB por ganancia de década proveniente del
sensor di / dt. Uno enfoque simple es conectar en cascada dos filtros RC para producir el -40dB por
década de atenuación necesaria.

Función de transferencia ADC

A continuación se muestra una expresión que relaciona la salida de LPF en el ADC sigma-delta con
el nivel de la señal de entrada analógica. Ambos ADC en el ADE7753 están diseñados para producir
el mismo código de salida para el mismo nivel de señal de entrada.

Por lo tanto, con una señal de escala completa en la entrada de 0.5V y una referencia interna de
2.42V, el código de salida del ADC es nominalmente 165,151 o 2851Fh. El código máximo del ADC
es ± 262.144, esto es equivalente a un nivel de señal de entrada de ± 0.794V. Sin embargo, para un
rendimiento específico, no se recomienda que se exceda el nivel de señal de entrada de escala de
0.5V.

ADE7753 Circuito de referencia

A continuación se muestra en la figura 20 una versión simplificada del circuito de salida de
referencia. El voltaje nominal de referencia en el pin REFIN / OUT es 2.42V. Este es el voltaje de
referencia utilizado para los ADC en el ADE7753. Sin embargo, el canal 1 tiene tres selecciones de
rango de entrada que se seleccionan dividiendo el valor de referencia utilizado para el ADC en el
canal 1. El valor de referencia utilizado para el canal 1 se divide a ½ y ¼ del valor nominal utilizando
un divisor de resistencia interno como se muestra en la Figura 20.
El pin REFIN / OUT puede ser sobre impulsado por una fuente externa, por ejemplo, una referencia
externa de 2.5V. Tenga en cuenta que el valor de referencia nominal suministrado a los ADC ahora
es de 2.5V y no de 2.42V. Esto tiene el efecto de aumentar el rango de la señal de entrada analógica
nominal en 2.5 / 2.42 × 100% = 3% o de 0.5V a 0.5165V.

El voltaje de la referencia ADE7753 se desplaza ligeramente con la temperatura; consulte las

especificaciones ADE7753 para la especificación del coeficiente de temperatura (en ppm / ° C). El
valor de la deriva de temperatura varía de una parte a otra. Como la referencia se usa para los ADC
en los canales 1 y 2, cualquier deriva de x% en la referencia dará como resultado una desviación del
2x% de la precisión del medidor. La deriva de referencia que resulta de los cambios de temperatura
suele ser muy pequeña y, por lo general, es mucho más pequeña que la deriva de otros
componentes en un medidor. Sin embargo, si se requiere un rendimiento de temperatura
garantizado, se necesita usar una referencia de voltaje externo. Alternativamente, el medidor puede
calibrarse a múltiples temperaturas. La compensación en tiempo real se puede lograr fácilmente
usando el sensor de temperatura en el chip.

CANAL 1 ADC
La Figura 21 muestra el ADC y la cadena de procesamiento de señal para el Canal 1. En el modo de
muestreo de forma de onda, el ADC genera una palabra de datos de Complemento de 24 bits con el
signo 2 a un máximo de 27.9kSPS (CLKIN / 128). Con la señal de entrada analógica de escala completa
especificada de 0.5V (o 0.25V o 0.125V vea la sección de Entradas Analógicas) el ADC producirá un
código de salida que está aproximadamente entre 2851ECh (+2,642,412 Decimal) y D7AE14h (-
2,642,412 Decimal). Esto se ilustra en la Figura 21.

Muestreo de canal 1
Las muestras de forma de onda también pueden enrutarse al registro WAVEFORM (MODE [14:13]
= 1,0) para que las lea el maestro del sistema (MCU). En el modo de muestreo de forma de onda, el
bit WSMP (bit 3) en el registro de habilitación de interrupción también debe configurarse en uno
lógico. El cálculo de Energía y Energía Aparente permanecerán ininterrumpidos durante el muestreo
de forma de onda. En el modo de muestra de forma de onda, se puede elegir una de las cuatro
velocidades de muestreo de salida utilizando los bits 11 y 12 del registro de modo (WAVSEL1,0). La
frecuencia de muestreo de salida puede ser de 27.9kSPS, 14kSPS, 7kSPS o 3.5kSPS, consulte el modo
Registro. La salida de petición de interrupción IRQ señala una nueva disponibilidad de muestra al ir
a activo bajo. La sincronización se muestra en la Figura 22. Las muestras de forma de onda de 24
bits se transfieren del byte ADE7753 de un byte (8 bits) a la vez, con el byte más significativo
desplazado primero. La palabra de datos de 24 bits está justificada a la derecha; consulte ADE7753
Interfaz serie.

La IRQ de salida de solicitud de interrupción permanece baja hasta que la rutina de interrupción lea
el registro de restablecimiento de estado - ver ADE7753 Interrupción.

Cálculo RMS canal 1

El valor de Root Mean Square (RMS) de una señal continua V (t) se define como:

Para las señales de muestreo de tiempo, el cálculo de rms implica cuadrar la señal, tomar el
promedio y obtener la raíz cuadrada:

ADE7753 calcula simultáneamente los valores RMS para el Canal 1 y el Canal 2 en registros
diferentes. La Figura 23 muestra los detalles de la cadena de procesamiento de señales para el
cálculo de RMS en el canal 1.
 El valor RMS del canal 1 se procesa a partir de las muestras utilizadas en el modo de muestreo de
forma de onda del canal 1. El valor RMS del canal 1 se almacena en un registro de 24 bits sin firmar
(IRMS). Un LSB del registro RMS del canal 1 es equivalente a un LSB de una muestra de forma de
onda del canal 1. La velocidad de actualización de la medición RMS del canal 1 es CLKIN / 4.

Con la señal de entrada analógica de escala completa especificada de 0.5V, el ADC producirá un
código de salida que es aproximadamente ± 2,642,412d; vea el Canal 1 ADC. Los valores RMS
equivalentes de una señal de CA a escala completa son 1,868,467d (1C82B3h).

Compensación de compensación RMS canal 1

El ADE7753 incorpora un registro de compensación de desplazamiento RMS de canal 1 (IRMSOS).
esto es registros firmados de 12 bits que se pueden usar para eliminar el desplazamiento en el
cálculo de RMS del canal 1. Puede existir un desplazamiento en el cálculo de RMS debido a los ruidos
de entrada que están integrados en la componente de CC de V2 (t). La calibración de compensación
permitirá que el contenido del registro IRMS se mantenga en cero cuando no haya entrada en el
canal 1. 1 LSB del desplazamiento RMS del canal 1 equivalen a 32.768 LSB del cuadrado del registro
RMS del canal 1. Suponiendo que el valor máximo del cálculo RMS del canal 1 es 1,868,467d con
entradas de CA a escala completa, entonces 1 LSB del canal 1 RMS offset representa el 0,46% del
error de medición a -60dB por debajo de la escala completa.

CANAL 2 ADC

Muestreo de canal 2

En modo de muestreo de forma de onda canal 2 (MODE [14:13] = 1,1 y WSMP = 1) la escala de
código de salida de ADC para canal 2 no es lo mismo que canal 1. Muestra de forma de onda de
canal 2 es una palabra de 16 bits y signo extendido a 24 bits. Para una operación normal, la señal de
voltaje diferencial entre V2P y V2N no debe exceder 0.5V. Con una entrada de voltaje máxima (±
0.5V en ganancia PGA de 1), las salidas del ADC oscilan entre 2852h y D7AEh (± 10,322 decimales).
Sin embargo, antes de pasar al registro de forma de onda, la salida de ADC se pasa a través de un
solo polo, filtro de paso bajo con una frecuencia de corte de 140Hz. Las gráficas en la Figura 24
muestran la magnitud y la respuesta de fase de este filtro.

El LPF1 tiene el efecto de atenuar la señal. Por ejemplo, si la frecuencia de línea es 60 Hz, entonces
la señal en la salida de LPF1 se atenuará en aproximadamente un 8%.

Nota: LPF1 no afecta el cálculo de potencia. La cadena de procesamiento de señal en el Canal 2 se

ilustra en la Figura 25.
A diferencia del canal 1, el canal 2 tiene solo un rango de entrada analógica (diferencial de 1V). Sin
embargo, al igual que el Canal 1, el Canal 2 tiene un PGA con selecciones de ganancia de 1, 2, 4, 8 y
16. Para la medición de energía, la salida del ADC se pasa directamente al multiplicador y no se filtra.
No se requiere un HPF para eliminar cualquier compensación de CC, ya que solo es necesario para
eliminar el desplazamiento de un canal para eliminar errores debido a compensaciones en el cálculo
de potencia. En el modo de muestra de forma de onda, se puede elegir una de las cuatro velocidades
de muestreo de salida utilizando los bits 11 y 12 del registro de modo. Las frecuencias de muestreo
de salida disponibles son 27.9kSPS, 14kSPS, 7kSPS o 3.5kSPS, consulte el modo Registro. La salida de
solicitud de interrupción IRQ indica la disponibilidad de la muestra al pasar a nivel bajo activo. El
tiempo es el mismo que el del Canal 1 y se muestra en la Figura 22.

Cálculo RMS canal 2

La figura 26 muestra los detalles de la cadena de procesamiento de señal para el cálculo de RMS en
el canal 2. El valor RMS del canal 2 se procesa a partir de las muestras utilizadas en el modo de
muestreo de forma de onda del canal. El valor RMS se atenuará levemente debido a LPF1. el valor
RMS del canal 2 se almacena en el registro VRMS de 24 bits sin signo. La velocidad de actualización
de la medición RMS del canal 2 es CLKIN / 4. Con la señal de entrada analógica de CA a escala
completa de 0.5V, las salidas de LPF1 oscilan entre 2518h y DAE8h a 60 z- ver Canal 2 ADC. El valor
RMS equivalente de esta señal de CA a escala completa es de aproximadamente 1,561,400
(17D338h) en el registro VRMS.

Compensación de compensación del canal 2 RMS

El ADE7753 incorpora un registro de compensación de desplazamiento RMS de canal 2 (VRMSOS).
Este es un registro firmado de 12 bits que se puede utilizar para eliminar el desplazamiento en el
cálculo del RMS del canal 2. Puede existir un desplazamiento en el cálculo de RMS debido a ruidos
de entrada y desplazamiento de cd en las muestras de entrada. La calibración de compensación
permite que el contenido del registro VRMS se mantenga en cero cuando no se aplica voltaje. 1 LSB
del canal 2 RMS offset son equivalentes a 1 LSB del registro RMS. Suponiendo que el valor máximo
del cálculo RMS del canal 2 es 1.561,400d con entradas de CA a escala completa, entonces 1 LSB del
canal RMS 2 representa 0,064% de error de medición a -60dB de escala completa.

Donde Vrmso es la medición RMS sin corrección de compensación.

COMPENSACIÓN DE FASE
Cuando el HPF está desactivado, el error de fase entre el Canal 1 y el Canal 2 es cero desde CC a 3.5
kHz. Cuando HPF está habilitado, el Canal 1 tiene una respuesta de fase ilustrada en las Figuras 28 y
29. También se muestra en la Figura 30 la respuesta de magnitud del filtro. Como se puede ver en
los gráficos, la respuesta de fase es casi nula desde 45 Hz a 1 kHz. Esto es todo lo que se requiere en
aplicaciones típicas de medición de energía.

Sin embargo, a pesar de estar internamente compensado de fase, el ADE7753 debe funcionar con
transductores que pueden tener errores de fase inherentes. Por ejemplo, un error de fase de 0.1 °
a 0.3 ° no es raro para un CT (Transformador de Corriente). Estos errores de fase pueden variar de
una parte a otra y deben corregirse para realizar cálculos de potencia precisos. Los errores asociados
con la falta de coincidencia de fase son particularmente notables en factores de bajo consumo. El
ADE7753 proporciona un medio para calibrar digitalmente estos pequeños errores de fase. El
ADE7753 permite introducir un pequeño retraso de tiempo o un avance de tiempo en la cadena de
procesamiento de la señal para compensar los pequeños errores de fase. Debido a que la
compensación es a tiempo, esta técnica solo debe usarse para errores de fase pequeños en el rango
de 0.1 ° a 0.5 °. Corregir errores de fase grandes utilizando una técnica de cambio de tiempo puede
introducir errores de fase significativos en armónicos superiores. El registro de Calibración de Fase
(PHCAL [5: 0]) es un registro de un solo byte firmado por el complemento a 2 que tiene valores que
varían de 21h (-31 en Decimal) a 1Fh (31 en Decimal). El registro se centra en 0Dh, por lo que escribir
0Dh en el registro da cero retrasos.
Al cambiar el registro PHCAL, el tiempo de retardo en la ruta de la señal del Canal 2 puede cambiar
de -100.8μs a + 33.6μs (CLKIN = 3.579545MHz). Un LSB es equivalente a 2.22 μs de retraso de tiempo
o avance. Con una frecuencia de línea de 60Hz, esto proporciona una resolución de fase de 0.048 °
en la fundamental (es decir, 360 ° × 2.22μs × 60Hz). La Figura 27 ilustra cómo se usa la compensación
de fase para eliminar un conductor de fase de 0.1 ° en el Canal 1 debido al transductor externo. Para
cancelar el cable (0.1 °) en el Canal 1, también debe introducirse un conductor de fase en el Canal
2. La resolución del ajuste de fase permite la introducción de un cable de fase en incrementos de
0.048 °. El avance de fase se logra introduciendo un avance de tiempo en el Canal 2. Se realiza un
avance de tiempo de 4,48 μs escribiendo -2 (0Bh) en el bloque de retardo de tiempo, reduciendo
así la cantidad de retardo de tiempo en 4,48 μs, o lo que es lo mismo, un fase de aproximadamente
0.1 ° a una frecuencia de línea de 60Hz. 0Bh representa -2 porque el registro está centrado con cero
en 0Dh.
CÁLCULO DE POTENCIA ACTIVA
La potencia se define como la tasa de flujo de energía desde la fuente hasta la carga. Se define como
el producto de las formas de onda de tensión y corriente. La forma de onda resultante se denomina
señal de potencia instantánea y es igual a la velocidad del flujo de energía en cada instante. La
unidad de poder es el vatio o joules / seg. La ecuación 3 da una expresión para la señal de potencia
instantánea en un sistema de CA.

La potencia promedio sobre un número integral de ciclos de línea (n) está dada por la expresión en
la Ecuación 4.

Donde T es el período de ciclo de línea.

P se conoce como Potencia Activa o Real. Tenga en cuenta que la potencia activa es igual a la
componente de cd de la señal de potencia instantánea p (t) en la ecuación 3, es decir, VI. Esta es la
relación utilizada para calcular la potencia activa en el ADE7753. La señal de potencia instantánea p
(t) se genera multiplicando las señales de corriente y tensión. La componente de CC de la señal de
potencia instantánea es luego extraída por LPF2 (filtro de paso bajo) para obtener la información de
potencia activa. Este proceso se ilustra gráficamente en la Figura 31.
Como LPF2 no tiene una respuesta de frecuencia ideal de "pared de ladrillos", consulte la Figura 32,
la señal de Energía Activa tendrá algunas ondulaciones debido a la señal de potencia instantánea.
Esta ondulación es sinusoidal y tiene una frecuencia igual al doble de la frecuencia de línea. Dado
que la ondulación es de naturaleza sinusoidal, se eliminará cuando la señal de Energía Activa se
integre para calcular la Energía ver Cálculo de Energía.

La Figura 33 muestra la cadena de procesamiento de señales para el cálculo de Potencia Activa en

el ADE7753. Como se explicó, la potencia activa se calcula mediante el paso bajo que filtra la señal
de potencia instantánea. Tenga en cuenta que para leer las muestras de forma de onda de la salida
de LPF2, la ganancia de la Energía activa puede ajustarse usando el multiplicador y el registro de
ganancia de watts (WGAIN [11: 0]). La ganancia se ajusta escribiendo una palabra de 2 bits de
complemento de 12 bits en el registro de Watt Gain. A continuación se muestra la expresión que
muestra cómo el ajuste de ganancia se relaciona con los contenidos del registro de Watt Gain.
Por ejemplo, cuando 7FFh se escribe en el registro Watt Gain, la salida de potencia aumenta en un
50%. 7FFh = 2047d, 2047/212 = 0.5. De manera similar, 800h = -2048 Dec (Complemento 2 firmado)
y la producción de potencia se escala en -50%. En la Figura 34 se muestra el rango de salida de
código máximo (en hex) para la señal de Energía activa (LPF2). Tenga en cuenta que el rango de
salida cambia según el contenido del registro Watt Gain. El rango de salida mínimo se da cuando los
contenidos del registro de Watt Gain son iguales a 800h, y el rango máximo se obtiene escribiendo
7FFh en el registro de Watt Gain. Esto se puede usar para calibrar el cálculo de potencia activa (o
energía) en el ADE7753.
CLKIN FRECUENCIA
En esta hoja de datos, las características del ADE7753 se muestran con una frecuencia CLKIN igual a
3.579545 MHz. Sin embargo, el ADE7753 está diseñado para tener la misma precisión en cualquier
frecuencia CLKIN dentro del rango especificado. Si la frecuencia CLKIN no es 3.579545MHz, varias
características de temporización y filtro deberán redefinirse con la nueva frecuencia CLKIN. Por
ejemplo, las frecuencias de corte de todos los filtros digitales (LPF1, LPF2, HPF1, etc.) se desplazarán
en proporción al cambio en la frecuencia de CLKIN de acuerdo con la siguiente ecuación:

El cambio de la frecuencia CLKIN no afecta las características de temporización de la interfaz en serie

porque la transferencia de datos se sincroniza con la señal de reloj en serie (SCLK). Pero es necesario
observar el tiempo de lectura / escritura de la transferencia de datos en serie; consulte ADE7753
Características de sincronización. La Tabla III enumera varios cambios de tiempo que se ven
afectados por la frecuencia de

SUSPENDIENDO LA FUNCIONALIDAD DE ADE7753

El circuito analógico y el digital se pueden suspender por separado. La parte analógica del ADE7753
puede suspenderse configurando el bit ASUSPEND (bit 4) del registro de modo en lógica alta. Ver
modo de registro. En el modo de suspensión, todas las muestras de forma de onda de los ADCs se
establecerán en ceros. Los circuitos digitales se pueden detener al detener la entrada CLKIN y
manteniendo una lógica alta o baja en el pin CLKIN. El ADE7753 se puede reactivar restaurando la
entrada CLKIN y configurando el bit ASUSPEND a bajo nivel lógico.
ADE7753 INTERFAZ DE SERIE
Se puede acceder a todas las funciones del ADE7753 a través de varios registros integrados en el
chip; consulte la Figura 49. El contenido de estos registros se puede actualizar o leer utilizando la
interfaz en serie del chip. Después de encender o alternar el pin RESET bajo o un borde descendente
en CS, el ADE7753 se coloca en modo de comunicaciones. En modo de comunicación, el ADE7753
espera una escritura en su registro de Comunicaciones. Los datos escritos en el registro de
comunicaciones determinan si se leerá o no la próxima operación de transferencia de datos, y
también a qué registro se accede. Por lo tanto, todas las operaciones de transferencia de datos
con el ADE7753, ya sea de lectura o de escritura, deben comenzar con una escritura en el registro
de Comunicaciones.

El registro de comunicaciones es un registro de ocho bits de ancho. El MSB determina si la siguiente

operación de transferencia de datos es una lectura o una escritura. Los 5 LSB contienen la dirección
del registro al que se accederá. Consulte ADE7753 Communications Register para obtener una
descripción más detallada.
Las Figuras 50 y 51 muestran las secuencias de transferencia de datos para una operación de lectura
y escritura, respectivamente. Al completar una transferencia de datos (lectura o escritura), el
ADE7753 vuelve a ingresar al modo de comunicaciones.
La transferencia de datos se completa cuando el LSB del registro ADE7753 que se está tratando (para
una escritura o lectura) se transfiere desde o hacia el ADE7753.

La interfaz serie del ADE7753 está compuesta por cuatro señales SCLK, DIN, DOUT y CS. El reloj serie
para una transferencia de datos se aplica a la entrada lógica SCLK. Esta entrada lógica tiene una
estructura de entrada schmitt-trigger, que permite usar bordes de reloj de subida lenta (y caída).
Todas las operaciones de transferencia de datos están sincronizadas con el reloj serie. Los datos se
transfieren al ADE7753 en la entrada lógica DIN en el flanco descendente de SCLK. Los datos se
transfieren del ADE7753 en la salida lógica DOUT en un flanco ascendente de SCLK. La entrada lógica
CS es la entrada de selección de chip. Esta entrada se usa cuando varios dispositivos comparten el
bus serie. Un borde descendente en CS también restablece la interfaz en serie y coloca el ADE7753
en modo de comunicaciones. La entrada CS debe reducirse para toda la operación de transferencia
de datos. Al aumentar la CS durante una operación de transferencia de datos se cancelará la
transferencia y se colocará el bus serie en un estado de alta impedancia. La entrada lógica CS puede
estar ligada baja si el ADE7753 es el único dispositivo en el bus serie. Sin embargo, con CS ligado
bajo, todas las operaciones de transferencia de datos iniciadas deben completarse, es decir, el LSB
de cada registro debe transferirse ya que no hay otra manera de volver a conectar el ADE7753 al
modo de comunicaciones sin reiniciar todo el dispositivo, es decir, utilizando RESET .

ADE7753 Operación de escritura en serie

La secuencia de escritura en serie se lleva a cabo de la siguiente manera. Con el ADE7753 en modo
de comunicaciones (es decir, la lógica de entrada CS baja), tiene lugar primero una escritura en el
registro de comunicaciones. El MSB de esta transferencia de bytes es un 1, lo que indica que la
operación de transferencia de datos es una escritura. Los LSB de este byte contienen la dirección
del registro en el que se escribirá. El ADE7753 comienza a cambiar en los datos de registro en el
siguiente flanco descendente de SCLK. Todos los bits restantes de los datos de registro se desplazan
en el borde descendente de los pulsos SCLK subsiguientes, consulte la Figura 51.

Como se explicó anteriormente, la escritura de datos se inicia mediante una escritura en el registro
de comunicaciones seguido de los datos. Durante una operación de escritura de datos en el
ADE7753, los datos se transfieren a todos los registros onchip de un byte a la vez. Después de que
un byte se transfiere al puerto serie, hay un tiempo finito antes de que se transfiera a uno de los
registros ADE7753 en el chip. Aunque se puede iniciar otra transferencia de bytes al puerto en serie
mientras el byte anterior se transfiere a un registro en el chip, esta segunda transferencia de bytes
no debe finalizar hasta al menos 4 μs después del final de la transferencia de bytes anterior. Esta
funcionalidad se expresa en la especificación de temporización t6; consulte la Figura 51. Si se cancela
una operación de escritura durante una transferencia de bytes (CS elevado), ese byte no se escribirá
en el registro de destino. Los registros de destino pueden tener hasta 3 bytes de ancho, consulte
ADE7753 Descripciones de registro. Por lo tanto, el primer byte desplazado en el puerto serie en
DIN se transfiere al MSB (Byte más significativo) del registro de destino. Si el registro direccionado
tiene 12 bits de ancho, por ejemplo, debe tener lugar una transferencia de datos de dos bytes.
Siempre se supone que los datos están justificados a la derecha, por lo tanto, en este caso, los cuatro
MSB del primer byte se ignorarían y los 4 LSB del primer byte escritos en el ADE7753 serían los 4MSB
de la palabra de 12 bits. La Figura 52 ilustra este ejemplo.
ADE7753 Operación de lectura en serie
Durante una operación de lectura de datos del ADE7753, los datos se desplazan en la salida lógica
DOUT en el flanco ascendente de SCLK. Como en el caso de la operación de escritura de datos, una
lectura de datos debe ir precedida de una escritura en el registro de Comunicaciones. Con el
ADE7753 en modo de comunicaciones (es decir, lógica de CS baja) tiene lugar en primer lugar una
escritura de ocho bits en el registro de Comunicaciones. El MSB de esta transferencia de bytes es un
0, lo que indica que la siguiente operación de transferencia de datos es una lectura. Los LSB de este
byte contienen la dirección del registro que se debe leer. El ADE7753 comienza a desplazarse fuera
de los datos de registro en el siguiente flanco ascendente de SCLK; consulte la Figura 54.

En este punto, la salida lógica DOUT deja su estado de alta impedancia y comienza a conducir el bus
de datos. Todos los bits restantes de los datos de registro se desplazan en los flancos ascendentes
SCLK subsiguientes. La interfaz en serie también ingresa al modo de comunicaciones nuevamente
tan pronto como se completa la lectura. En este punto, la salida lógica DOUT ingresa en un estado
de alta impedancia en el borde descendente del último pulso SCLK.

La operación de lectura puede abortarse al hacer que la entrada de lógica CS sea alta antes de que
se complete la transferencia de datos. La salida DOUT ingresa en un estado de alta impedancia en
el borde ascendente de CS. Cuando se dirige un registro ADE7753 para una operación de lectura,
todo el contenido de ese registro se transfiere al puerto serie. Esto permite que el ADE7753
modifique sus registros en el chip sin el riesgo de corromper datos durante una transferencia de
múltiples bytes. Tenga en cuenta que cuando una operación de lectura sigue a una operación de
escritura, el comando de lectura (es decir, escribir en el registro de comunicaciones) no debería
ocurrir durante al menos 4 μs después del final de la operación de escritura. Si el comando de lectura
se envía dentro de 4μs de la operación de escritura, puede perderse el último byte de la operación
de escritura. El se da como la especificación de temporización t9.
ADE7753 DESCRIPCIONES DE REGISTRO
Se puede acceder a todas las funciones de ADE7753 a través de los registros integrados en el chip.
Se accede a cada registro escribiendo primero en el registro de comunicaciones y luego transfiriendo
los datos del registro. Se proporciona una descripción completa del protocolo de interfaz serie en la
sección Interfaz serie de esta hoja de datos.

Registro de comunicaciones
El registro de comunicaciones es un registro de solo escritura de 8 bits que controla la transferencia
de datos en serie entre el ADE7753 y el procesador host. Todas las operaciones de transferencia de
datos deben comenzar con una escritura en el registro de comunicaciones. Los datos escritos en el
registro de comunicaciones determinan si la siguiente operación es de lectura o de escritura y qué
registro se está accediendo.
La Tabla IV a continuación describe las designaciones de bit para el registro de Comunicaciones.

A0 – A5: Los seis LSB del registro de Comunicaciones especifican el registro para la operación de
transferencia de datos. La Tabla III enumera la dirección de cada registro en el chip ADE7753.
A7: Cuando este bit es 1 lógico, la operación de transferencia de datos inmediatamente posterior a
la escritura en el registro de Comunicaciones se interpretará como una escritura en el ADE7753.
Cuando este bit es un cero lógico, la operación de transferencia de datos inmediatamente posterior
a la escritura en el registro de Comunicaciones se interpretará como una operación de lectura.

Registro de modo (09H)

La funcionalidad ADE7753 se configura escribiendo en el registro MODE. La Tabla VI a continuación
resume la funcionalidad de cada bit en el registro MODE.

Registro de estado de interrupción (0BH) / Reiniciar registro de estado de

interrupción (0CH) / Registro de habilitación de interrupción (0Ah)
El registro de estado es utilizado por la MCU para determinar el origen de una solicitud de
interrupción (IRQ). Cuando se produce un evento de interrupción en el ADE7753, el indicador
correspondiente en el registro de estado de interrupción se establece en lógica alta. Si el bit de
habilitación para este indicador es lógico uno en el registro de habilitación de interrupción, la salida
lógica de IRQ se activará a bajo nivel. Cuando la MCU da servicio a la interrupción, primero debe
realizar una lectura desde el Registro de estado de interrupción para determinar la fuente de la
interrupción.