T Lab #02 - Diseño Lógico (VF) Julio 2017

U
N UNIVERSIDAD NACIONAL EXPERIMENTAL

E POLITCNICA ANTONIO JOS DE SUCRE
X VICE-RECTORADO LUS CABALLERO MEJAS
P NCLEO CHARALLAVE
O
C00RDINACON DE ING. MECATRNICA CHARALLAVE, 27 JUNIO 2017
ASIGNATURA: DISEO LGICO/SECCIN: 01 TIEMPO ESTIMADO: 03 SEMANAS
PROFESOR: ANDRS HERRERA
Al finalizar este Trabajo de Laboratorio, Usted deber haber adquirido las destrezas
intelectuales u motoras para:
1. Explicar y analizar correctamente las caractersticas tcnicas extraidas de los Datashee

de los Circuitos Integrados Combinacionales, elaborado con tecnologa MSI, tales
como: 74LS148, 74LS42, 74LS151, 74LS83, 74LS85, 74LS43,74LS153,74LS181
2. Explicar correctamente el funcionamiento de un Codificador, Decodificador, Generador

de Paridad, Multiplexor, Demultiplexor , Comparador y Dispositivos Lgicos de Tres
Estados( Tree State)
3. Disear e Implementar tericamente los circuitos lgicos de Codificadores

Decodificadores Generadores de Paridad, Multiplexores, Demultiplexores , Unidades
aritmticas Lgicas ( ALU) y Comparadores, mediante los Mtodos de Minimizacin
de funciones de Karnaugh y de Quine Mc Cluskey, usando las condiciones Dont Care.
4. Simular el funcionamiento de Circuitos Combinacionales (MSI) mediante el uso de

software para Diseo Electrnico.
5. Elaborar montajes experimentales de Circuitos Combinacionales (MSI) para comprobar

su funcionamiento en el Laboratorio.
CIRCUITOS INTEGRADOS: EQUIPOS DE LABORATORIO: MISCELNEOS:

1.Protoboard 1. Soldador tipo Cautn.
SN74LS148, SN74LS42, 2. Osciloscopio. 2. 1 metro de Estao 60/40.
SN74LS151, SN74lS83, 3. Generador de A/F 3. Pasta de Soldadura.
SN74LS85. SN74LS00, 4. Fuentes de Alimentacin
4. Juego de Destornilladores
SN74LS02, SN74LS04, 5. Pinzas para Electrnica.
miniaturas.
SN74LS08, SN74LS32, 6. Juego de Caimanes.
7. Kits de Resistencias de
5. Cables de conexin
SN74LS27. (4) LM555 unifilar cable telefnico.
Watts.
6. Minidips Swiches.
.
Diodos Leds: 16 (rojos, verdes, amarillos, azules), 4 cada color. Displays: 2 nodo
Comn y 2 Ctodo Comn. Teclados Miniaturas: 1 Teclado Hexadecimal
TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN

MEDIA ESCALA DE INTEGRACIN (MSI). Andrs Herrera, UNEXPO,Junio 2017. Pgina 1
Se denomina Sistema Combinacional o Lgica Combinacional a todo Sistema
Digital en el que sus salidas son funcin exclusiva del valor de sus entradas en un
momento dado, sin que intervengan en ningn caso estados anteriores de las entradas
o de las salidas. Las funciones (OR, AND, NAND, XOR) son Booleanas, donde cada
funcin se puede representar en una tabla de la verdad. Por tanto, carecen de memoria
y de retroalimentacin
En Electrnica Digital la lgica combinacional est formada por ecuaciones

simples a partir de las operaciones bsicas del Algebra de Boole. Un circuito
combinacional es aquel que est formado por funciones lgicas elementales que tiene
un nmero de entradas y otro nmero de salidas, y los valores de stas dependen
exclusivamente del estado que adopten las entradas y de su constitucin interna. Los
Circuitos Combinacionales de Media Escala de Integracin (MSI) poseen entre 10 y 100
compuertas, esto equivale a un total de Transistores entre 100 a 1000 transistores
integrados en una pastilla.
Los circuitos combinacionales MSI se clasifican segn la funcin que desempean

en el interior de los Sistemas Digitales en dos grupos: Circuitos de Comunicacin y
Circuitos Aritmticos.
Los Circuitos de Comunicacin, son aquellos que sirven tanto para transmitir
informacin por una lnea como para codificar, decodificador o modificar la estructura
de dicha informacin. Los mas importantes son: (1) Los Codificadores, existen dos
clases, Codificadores sin Prioridad y Codificadores con Prioridad. (2) Los
Decodificadores, estos tambin se clasifican en dos tipos, Decodificadores no
Excitadores y Decidificadores excitadores ( en nodo Comn y Ctodo Comn ), (3)
Convertidores de Cdigos, (4) Multiplexores y (5) Demultiplexores.
Los Circuitos Aritmticos, son aquellos que realizan una serie de operaciones
aritmticas con los datos binarios que procesan. Se clasifican en Comparadores,
Sumadores y Restadores.
Cualquier informacin que se desee tratar, procesar o almacenar mediante

Sistemas digitales, deber ser traducida o Codificada en un tipo de lenguaje apropiado.
La forma correcta de hacerlo es convertir cualquier nmero, letra, signo, instruccin u
operacin en un conjunto de seales elctricas digitales, que ser diferente en cada
caso. Cada uno de estos datos estar constituido por una serie de unos (1) y ceros (0)
que indicarn niveles altos o bajos de tensin respectivamente. Por ejemplo, el nmero
9 en decimal, se puede representar por 1001, el cual es su equivalente en el sistema
binario. De la misma forma, a la hora de interpretar un resultado a la salida de un
circuito digital, es necesario traducir o Decodificar el resultado transformando los ceros
y los unos en datos que sean inteligibles.
La Codificacin y la Decodificacin sern siempre operaciones necesarias en

sistemas digitales que traten informacin, o en procesos industriales donde sea
necesario suministrar datos o presentar resultados. En algunos sistemas cibernticos o
de control es posible prescindir de este tipo de operaciones, siendo suficiente la
aplicacin de seales digitales mediante traductores y aplicar las salidas del circuito
sobre elementos de potencia, tales como lmparas, motores, etc.
Un Cdigo es, en general, un conjunto de unidades de informacin relacionadas

de forma sistemtica y biunvoca con otro conjunto de signos y smbolos segn unas
determinadas reglas de traduccin previamente fijadas.
Los cdigos mas comunes utilizados son: El Binario Natural, el Decimal Codificado
en Binario ( BCD-Natural, BCD-Exc 3 y BCD-Aiken ), los cdigos Progresivos, los cdigos
Detectores y Correctores de Error y los cdigos Alfanumricos.
Los cdigos BCD son los mas utilizados para representar informacin numrica.
Para codificar un nmero decimal en BCD, se representan por separado cada una de las
cifras del nmero. Cada cifra se representa mediante 4 bits. En BCD Natural, se utilizan
las diez primeras combinaciones en orden creciente, en BCD Exceso 3, no se utilizan las
tres primeras, ni las tres ltimas y en BCD Aiken, se emplean las cinco primeras y las
cinco ltimas. La Tabla siguiente muestra la Equivalencia entre los diferentes Cdigos
BCD
SISTEMA BCD BCD BCD CDIGOS PROGRESIVOS: La SISTEMA GRAY SISTEMA GRAY
DECIMAL Natural Exc 3 Aiken caracterstica fundamental es que DECIMAL DECIMAL
0 0000 0011 0000 una combinacin difiere de la 0 0000 8 1100
1 0001 0100 0001 anterior y de la siguiente 1 0001 9 1101
2 0010 0101 0010 exclusivamente en un solo bit. Se 2 0011 10 1111
3 0011 0110 0011 3 0010 11 1110
emplean en procesos industriales
4 0100 0111 0100 4 0110 12 1010
para transformar magnitudes fsicas
5 0101 1000 1011 5 0111 13 1011
analgicas en digitales. Los mas
6 0110 1001 1100 6 0101 14 1001
utilizados son los de Gray. La
7 0111 1010 1101 7 0100 15 1000
diferencia entre unos y otros reside
8 1000 1011 1110
en el nmero de bits de cada
9 1001 1100 1111
combinacin.
CDIGOS DETECTORES Y CORRECTORES DE ERROR: Existen cdigos ms complejos que

Detectan y en algunos casos Corrigen, el error en la informacin cuando sta es transmitida a
travs de una red. El Error se detecta o corrige si se produce en un solo bit de la combinacin. La
posibilidad de que se origine en dos bits a la vez es muy remota. El nmero minimo de bits por
combinacin es de cinco.
Los cdigos detectores ms comunes son los de Paridad o 2/5 y 2/7 o biquinario. Los dos
ltimos estn formados por combinaciones de 5 y 7 bits respectivamente, siendo dos el
nmero de unos lgicos en cada combinacin en ambos casos.
Los Cdigos de Paridad se forman aadiendo un bit mas a los de la familia BCD. Pueden ser de
Paridad Par o de Paridad Impar. En el primer caso el nmero de unos, incluido el de paridad,
debe ser par y en el segundo impar.
La siguiente tabla muestra el Cdigo de Paridad Impar formado a partir del BCD Exc 3
SISTEMA GRAY BIT DE El Bit de Paridad se genera mediante un circuito

DECIMAL PARIDAD
combinacional muy sencillo, llamado Generador de Paridad
0 0011 1
que se construye con Compuertas OR-Exclusive. La deteccin
1 0100 0
2 0101 1 se realiza comprobando que el nmero de unos en cada
3 0110 1 combinacin es siempre par o impar, segn el caso.
4 0111 0
5 1000 0 Los Cdigos Correctores proporcionan el lugar que ocupa el
6 1001 1 bit errneo. Mediante el circuito adecuado se puede corregir
7 1010 1 automticamente el fallo detectado en la informacin
8 1011 0 recibida. Se utilizan en procesos industriales.
9 1100 1
El cdigo corrector ms utilizado es el HAMMING. En el cual cada combinacin

est formada por siete bits y para su construccin se parte de la familia BCD. La Tabla
siguiente muestra el Cdigo Hamming formado a partir del BCD Natural.
BCD B7 B6 B5 B4 B3 B2 B1
Natural
0 0000 0 0 0 0 0 0 0
1 0001 0 0 0 0 1 1 1
2 0010 0 0 1 1 0 0 1
3 0011 0 0 1 1 1 1 0
4 0100 0 1 0 1 0 1 0
5 0101 0 1 0 1 1 0 1
6 0110 0 1 1 0 0 1 1
7 0111 0 1 1 0 1 0 0
8 1000 1 0 0 1 0 1 1
9 1001 1 0 0 1 1 0 0
Los siete bits estn relacionados mediante las siguientes ecuaciones:
C1 = B1 + B3 + B5 + B7
C2 = B2 + B3 + B6 + B7
C3 = B4 + B5 + B6 + B7
El nmero decimal equivalente a la combinacin binaria C3 C2 C1 indicar el bit

con error. Las columnas B7, B6, B5 y B3 corresponden al BCD Natural. Las columnas B1, B2
y B4, se construyen de manera que en cada combinacin: B1 B3 B5 B7 , B2 B3 B6 B7
y B4 B5 B6 B7, el nmeros de unos sea par. Cuando no existe error, el valor de las
funciones C1, C2 y C3 ser cero.

Para comprender la forma de operar, supongamos que al transmitir el nmero
tres cuyo valor codificado es 0011110 se produce un error y la combinacin recibida es
la 0011010. El valor de C1, C2 y C3 ser:
C1 = 0 + 0 + 1 + 0 = 1
C2 = 1 + 0 + 0 + 0=1
C3 = 1 + 1 + 0 + 0 =0
La combinacin C3 C2 C1 ser en este caso 011, que equivale al nmero tres

decimal. El bit equivocado es el tercero por la derecha.
CIRCUITOS CODIFICADORES
Un Codificador, es un circuito combinacional formado por 2n entradas y n

salidas, cuya funcin es tal, que cuando una sola sola entrada adopta un determinado
valor lgico 0 1 , segn las propiedades del circuito, las salidas representan en
binario el nmero de orden de la entrada que adopta el valor activo.
En otras palabras, los Codificadores nos permiten compactar la informacin,

generando un cdigo de salida a partir de la informacin de entrada.
Supongamos por ejemplo, que estamos

diseando un Sistema Digital que permita controlar
BOTONES
una Cadena Msical, la cual est constituida por un CD, CODIFICADOR DE 2
2
Reproductor ( Tape), Radio y un Ipod. El sistema CD ENTRADAS y 2 SALIDAS

deber activar el dispositivo musical segn el botn
que haya pulsado el usuario. - Eo
TAPE SO
-E1
Consideremos que tenemos 4 botones en la - E2 S1
RADIO -EoE3
cadena, de manera que cuando no estn pulsados,
generan un 0 y cuando estn pulsados se genera un
1 (Botones digitales). Los podramos conectar IPOD
directamente a nuestro circuito de control de la
cadena de msica, tal como se muestra en la figura.
El circuito de control deber contener un Codificador de 22 Entradas ( Eo , E1, E2 y E3 ),

en las cuales estarn conectados los dispositivos musicales y contar con dos ( 2 ) Salidas ( So y
S1 ) para controlar cual de los dispositivos musicales estar activo, ya que tendremos 22
= 4 combinaciones posibles.
Bien estaremos escuchando el CD, el A la salida del codificador obtendremos el nmero

del botn pulsado. La tabla de verdad ser as:
reproductor, el radio o bien el Ipod, pero no
puede haber ms de un botn pulsado. CADENA
Tal y como hemos hecho las ENTRADAS SALIDAS
MUSICAL
conexiones al codificador, el CD tiene E3 E2 E1 PULSADOR
EO S1 SO
asociado el nmero 0, el Reproductor el 1, el
0 0 0 1 0 0 CD
0
TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS0 COMBINACIONALES
1 0 0 1 EN TAPE
0 1 0 0 1 0 RADIO
1 0 0 0 1 1 IPOD
Radio el 2 y el Ipod el 3 (Este nmero
depende de la entrada del codificador a la
que lo hayamos conectado).
El circuito de control de la cadena ahora slo tendr 2 bits de entrada para determinar el
Pulsador que ha sido activado. Antes necesitbamos 4 entradas. El codificador que hemos usado
tiene 4 entradas y 2 salidas, por lo que se llama codificador de 4 a 2. Existen codificadores de
mayor nmero de entradas, por ejemplo, 23 = 8 Entradas y 3 Salidas ( Decodificador de
8 a 3 ).
Veamos ahora como obtenemos las ecuaciones para el diseo de nuestro Codificador
de 4 a 2. Las ecuaciones las obtenemos siguiendo el mismo mtodo de diseo, primero
obtenemos la tabla de verdad completa y luego aplicamos el mtodo de Karnaugh. Con ello
obtendremos las ecuaciones ms simplificadas para las salidas S1 y So. Al hacer la tabla de
verdad, hay que tener muy en cuenta que muchas de las entradas NO SE PUEDEN PRODUCIR.
En las entradas de un decodificador, una y slo una de las

entradas slo deber estar activa en cada momento. En este sentido,
utilizaremos esto para simplificar las ecuaciones. Se ha utilizado una X
E3 E2 E1 EO S1 SO
para indicar que esa salida nunca se producir.
0 0 0 0 X X
0 0 0 1 0 0
Las salidas So y S1 siempre valen X, excepto para las cuatro
0 0 1 0 0 1
filas asignadas a los dispositivos musicales a controlar.
0 0 1 1 X X
0 1 0 0 1 0
0 1 0 1 X X
MAPAS DE KARNAUGH PARA S0. MAPAS DE KARNAUGH PARA S1.
0 1 1 0 X X
E1E0 E1E0 0 1 1 1 X X
00 01 11 10 00 01 11 10
E3E2 E3E2 1 0 0 0 1 1
00 0 1 00 0 0 1 0 0 1 X X
01 0 1
1 0 1 0 X X
01
1 0 1 1 X X
11 11
1 1 0 0 X X
10 1 10 1
1 1 0 1 X X
La funcin de salida S0 ser: La funcin de salida S1 ser: 1 1 1 0 X X
S0 = E1E0E2E3 + E1E0E2E3 1 1 1 1 X X
S1 = E1E0E2E3 + E1E0E2E3
S0 = E0E2 (E1 + E3 ) S1 = E1E0 (E2 + E3 )
Si utilizamos las Los Mapas de Karnaugh para las salidas So y S1 usando Dont
Sentencias NO
Care sern:
IMPORTA DONT
CARE, El diseo se S0= E1 + E3
simplifica enormemente.
S1= E2 + E3
En este caso, las casillas
que tienen el valor X
podemos asignarles el
valor que ms nos
convenga ( 1 0 ),
MEDIA
segn ESCALA DE INTEGRACIN
trabajemos con (MSI). Andrs Herrera, UNEXPO,Junio 2017. Pgina 6
Minterms Maxterms,
de forma que
obtengamos la expresin
Se deja al estudiante la implementacin de los circuitos Codificadores para
ambos casos.
CIRCUITOS DECODIFICADORES
Un Decodificador o descodificador es un circuito combinacional, cuya funcin es inversa
a la del Codificador, esto es, convierte un cdigo binario de entrada (natural, BCD, etc.) de N bits
de entrada y M lneas de salida (N puede ser cualquier entero y M es un entero menor o igual a
2N ), tales que cada lnea de salida ser activada para una sola de las combinaciones posibles de
entrada. Estos circuitos, normalmente, se suelen encontrar como decodificador /
demultiplexor. Esto es debido a que un demultiplexor puede comportarse como un
decodificador.
Si por ejemplo tenemos un decodificador de 2 entradas con 22 = 4 salidas, su
funcionamiento sera el que se indica en la siguiente tabla, donde se ha considerado que las
salidas se activen con un " 1 " lgico:
TABLA DE VERDAD PARA EL
DECODIFICADOR DE 2 A 4 LNEAS
ENTRADAS SALIDAS
A1 A0 D3 D2 D1 D0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
Un tipo de decodificador muy

empleado es el de siete segmentos. Este
circuito decodifica la informacin de
entrada en BCD a un cdigo de siete
segmentos adecuado para que se muestre
en un Visualizador de siete segmentos.
Aplicaciones del Decodificador: La funcin principal de un Decodificador, es la de direccionar

espacios de memoria. Un decodificador de N entradas puede direccionar 2N espacios de
memoria. Por ejemplo, para poder direccionar 1kb de memoria necesitara 10 bits, ya que la
cantidad de salidas seria 210, igual a 1024. De esta manera: Con 20 bits tengo 220 que es 1Mb y
Con 30 bits tengo 230 que es 1Gb.
En un decodificador de 2 a 4 (se tienen 2 pines o patitas de entrada y 4 pines o patitas de

salida). En la entrada se pone el cdigo en binario (00, 01, 10, 11), que har que se active slo
una salida de las cuatro posibles.
TRABAJO DE LABORATORIO
Si observamos la figura, seN 02 ver
puede DISEO
que enDE SISTEMAS
la entrada COMBINACIONALES EN
E y en
todas las
MEDIA salidasDE
ESCALA Q, INTEGRACIN
hay una pequea . Andrs
esfera
(MSI) Herrera,
o bolita. UNEXPO,Junio 2017. Pgina
Esta esfera 7
indica que la entrada (en el caso de E) y las salidas, son activas en
bajo.
Con esto se quiere decir que cuando se
pone A0 = 0 y A1 = 0 y estamos escogiendo la
salida Q0, sta tendr un nivel de Voltaje bajo,
mientras que todas las otras salidas (Q1, Q2 y
Q3) estarn en nivel alto. De igual manera
cuando la entrada E est en nivel bajo (activo
en bajo), el decodificador est habilitado. Si
est en nivel alto, el decodificador est
inhabilitado y ninguna entrada en A0 y A1
tendr efecto. Ver la tabla de verdad siguiente:
Se deja al estudiante el diseo del circuito de este Decodificador.
IMPLEMENTACIN DE FUNCIONES LGICAS CON DECODIFICADORES.
Una de las aplicaciones de los Decodificadores, es la posibilidad de ejecucin de una

ecuacin booleana de funcionamiento correspondiente a una funcin lgica. Supongamos por
ejemplo, la Tabla de Verdad de una funcin lgica F, como la mostrada:
La funcin lgica representada en la tabla es:
F=CBA+CBA +CBA + CBA N ENTRADAS SALIDA

Decimal C B A F
Para implementar dicha funcin utilizando un 0 0 0 0 0
Decodificador, seguiremos el proceso siguiente: 1 0 0 1 1
2 0 1 0 0
i) Emplearemos un decodificador del mismo o mayor 3 0 1 1 1
nmeros de lneas de entradas que de variables. 4 1 0 0 1
5 1 0 1 0
En nuestro caso, se usar un decodificador de 4 a 10 6 1 1 0 0
lneas con las salidas activas en el nivel bajo, 7 1 1 1 1
conectando a tierra la entrada de mayor peso.
ii) Buscamos cada una de las salidas del decodificador que se corresponden con las
combinaciones de las variables de entrada que hacen 1 la salida de la tabla de verdad de
la funcin F. En nuestro caso: 001 = S1, 011 = S3, 100 = S4 y 111 = S7.
iii) Para conseguir la suma de los trminos de la funcin F conectaremos todas las salidas del
decodificador ya seleccionadas a una puerta lgica cuyo tipo depender del tipo de
decodificador empleado. Esta puerta ser:
a) Compuerta OR para Decodificadores con salidas activas en Nivel Alto, ya que la funcin
deber ser activa siempre que se haga 1, uno varios de los trminos que constituyen
la funcin.

b) Compuerta NAND para Decodificadores con salidas activas en el Nivel Bajo, ya que, al
encontrarse negado cada termino activo de la funcin por el decodificador, la salida se
deber activar solo cuando uno varios trminos de la funcin valgan 0.
En nuestro caso, por partir de un Si por el contrario, en la entrada aparece

decodificador activo en el nivel bajo, una combinacin de las que hacen 0 la funcin
emplearemos una NAND. La figura siguiente F, por ejemplo el 5 (101), en la salida S5 del
muestra el circuito final de la implementacin. decodificador aparecer un 0, pero todas las
entradas de la NAND estarn en 1, por lo que en
Como puede apreciarse, si a la entrada la salida del circuito habr un 0.
aparece un valor que activa la funcin, por
ejemplo, el 3 en decimal (011), en la salida S3
SO
del decodificador se obtendr un 0( por ser un
S1
decodificador con salidas activas en nivel bajo). S2
Sin embargo, cuando se introduce un 0 en la A S3 F
B
entrada de una NAND, aparecer un 1, SN74LS42 S4
activando la salida del circuito. C S5
2 S6 ( SN74LS20)
D
iv) En el caso de que una o varias de las S7
combinaciones de la Tabla de Verdad que S8
S9
hacen 1 la salida de la funcin F no
tuviera correspondencia con las salidas
del decodificador, se aadirs
En nuestro caso, el circuito implementado
compuertas que representarn las quedara de la forma mostrada a continuacin.
combinaciones correspondientes. Las
salidas de estas compuertas seran
llevadas, junto a la del circuito SO
F
S1
implementado a una compuerta OR final.
S2
A
Otra forma de implementar un circuito con S3
B S ( SN74LS21)
decodificadores es empleando el mismo SN74LS42 S 4
C 5
decodificador y una compuerta AND, la S
diferencia, en este caso, es que se deben tomar D 6
S7
las salidas del decodificador que hacen 0 la S8
funcin F. S9
CIRCUITOS MULTIPLEXORES
Control
Los Multiplexores son circuitos
combinacionales con varias entradas y una nica
salida de datos, estn dotados de entradas de control
capaces de seleccionar una, y slo una, de las
entradas de datos para permitir su transmisin desde
la entrada seleccionada hacia dicha salida. La funcin
de Multiplexar consiste en enviar a voluntad por un
solo canal de salida alguna de las informaciones
presentes en varias lneas de entrada, esto s, el
multiplexor acta como un conmutador electrnico.
Estan formados por N - lneas de entradas de
informacin, una salida y n entradas de control.
Estn relacionas de la forma: N = 2n.
En el campo de la electrnica el multiplexor

se utiliza como dispositivo que puede recibir varias
entradas y transmitirlas por un medio de transmisin
compartido. Para ello lo que hace es dividir el medio
de transmisin en mltiples canales, para que varios
nodos puedan comunicarse al mismo tiempo. Una
seal que est multiplexada debe demultiplexarse
en el otro extremo.
Segn la forma en que se realice esta divisin del medio de transmisin, existen varias clases
de multiplexacin: Multiplexacin por divisin de frecuencia, Multiplexacin por divisin de
tiempo, Multiplexacin por divisin de cdigo Y Multiplexacin por divisin de longitud de
onda.
Estos circuitos combinacionales poseen lneas de entrada de datos, una lnea de salida y
n entradas de seleccin. Las entradas de seleccin indican cul de estas lneas de entrada de
datos es la que proporciona el valor a la lnea de salida. Cada combinacin de las entradas de
seleccin corresponde a una entrada de datos, y la salida final del multiplexor corresponder al
valor de dicha entrada seleccionada. Para identificar la entrada de seleccin ms significativa,
por convenio esta siempre es la que est ms arriba (de mostrarse de forma vertical) o ms a la
izquierda (en horizontal), independientemente de su etiqueta identificatoria, a no ser que se
especifique lo contrario. Tambin se pueden construir multiplexores con mayor nmero de
entradas utilizando multiplexores de menos entradas, utilizando la composicin de
multiplexores.
En electrnica digital, es usado para el control de un flujo de informacin que equivale a

un conmutador. En su forma ms bsica se compone de dos entradas de datos (A y B), una
salida de datos y una entrada de control. Cuando la entrada de control se pone a 0 lgico, la
seal de datos A es conectada a la salida; cuando la entrada de control se pone a 1 lgico, la
seal de datos B es la que se conecta a la salida.
El multiplexor es una aplicacin particular de los decodificadores, tal que existe

una entrada de habilitacin (EN) por cada puerta AND y al final se hace un OR entre
todas las salidas de las puertas AND.
APLICACIONES DE UN MULTIPLEXOR
Un Multiplexor tiene diversas De acuerdo con la Tabla de Verdad, la salida S

aplicaciones, tales como: Selector de del Multiplexor ser:
entradas, Serializador, el cual convierte
datos desde el formato paralelo al S =A B C D0 + A B C D1 + A B C D2 +
formato serie, Transmisin
multiplexada, se utilizan las mismas A B C D3 + A B C D4 + A B C D5 +
lneas de conexin, se transmiten
A B C D6 + A B C D7
MEDIA ESCALA DE INTEGRACIN (MSI). Andrs Herrera, UNEXPO,Junio 2017. Pgina
10 Entradas
D0
de Salida
Control D1
D2
diferentes datos de distintas
procedencias y Generacin de funciones
lgicas, utilizando inversores y
conectando a 0 o 1 las entradas segn
interese, se consigue disear.
Se deja al estudiante la
implementacin del circuito del
Multiplexor y su simulacin en
Proteus, para entender su
funcionamiento.
Por ejemplo, el Multiplexor 74LS157, contiene cuatro multiplexores con sus dos
entradas de datos y su salida cada uno. Tiene una entrada de inhibicin (STROBE G) activa a
nivel bajo (0V) y una entrada de seleccin (SELECT), comunes a los cuatro multiplexores.
Cuando STROBE est a nivel bajo, si la entrada SELECT est a nivel bajo, en la salida
aparece el valor del dato A; y si la SELECT est a nivel alto aparece el dato B. La figura
siguiente muestra la tabla de funcionamiento de uno de los multiplexores.
CIRCUITOS DEMULTIPLEXORES
Un Demultiplexor es un circuito
combinacional que tiene una entrada de
informacin de datos ( d ) y n - entradas
de control que sirven para seleccionar
una de las N= 2n salidas, por la que ha de
salir el dato que presente en la entrada.
Esto se consigue aplicando a las entradas

11
de control la combinacin binaria
correspondiente a la salida que se desea
seleccionar. Por ejemplo, si queremos
que la informacin que tenemos en la
entrada d, salga por la salida S4, en la
entrada de control se ha de poner, de
acuerdo con el peso de la msma, el valor
100, que es el 4 en binario.
Un circuito tpico comercial como el 74LS42 se puede utilizar tanto como

decodificador como Demultiplexor. En este caso funciona demultiplexor, si utilizamos el
terminal A3 como entrada de datos y los A0, A1 y A2 como entradas de control,
obtenindose as un demultiplexor de ocho salidas ( 0 a 7).
La Tabla de Verdad siguiente corresponde a un Demultiplexor de cuatro lneas de salida.
ENTRADAS SALIDAS
A B S0 S1 S2 S3
0 0 d 0 0 0
0 1 0 d 0 0
1 0 0 0 d 0
1 1 0 0 0 d
Siendo sus salidas respectivamente: distintas seales integrantes de la misma,

encaminndolas a las salidas correspondientes. La
S0 = A B d S2 = A B d seal compleja puede ser tanto analgica como
digital y estar multiplexada en cualquiera de las
S1 = A B d S3 = A B d distintas formas posibles para cada una de ellas. El
demultiplexor, es un circuito combinacional que
En el campo de las telecomunicaciones el
aunque la funcin bsica es la que hemos
demultiplexor es un dispositivo que puede recibir
explicado, puede utilizarse en muchos casos como
a travs de un medio de transmisin compartido
decodificador y adopta cualquiera de las funciones
una seal compleja multiplexada y separar las
que un decodificador realiza.
Una de las funciones que realiza el decodificador hexadecimal como demultiplexor, es la
funcin de conectar, a sendos contadores, C0 a C15, que reciben los impulsos de una entrada
comn a todos. Cada uno posee una entrada de inhibicin que segn el estado en que se
encuentra (0,1), permite o no que se realice el contaje de los impulsos. Cada entrada de
inhibicin se conecta a una salida del demultiplexor.
Un decodificador se convierte en un demultiplexor aadindole una seal ms a su

circuitera interna. Si se aplica esta seal, la salida ser el complemento de dicha seal, ya que la
salida es 0 si todas las entradas son 1, y aparecer nicamente en la lnea seleccionada.

12
Se puede aplicar a un demultiplexor una seal de habilitacin o "enable", conectndose
en cascada el decodificador con el circuito compuesto de una puerta AND y dos puertas NOT
cuyas entradas son la seal de habilitacin y el dato que queremos transmitir. Si la entrada de
habilitacin es 0, la salida ser el complemento del dato, es decir, que el dato aparecer en la
lnea con el cdigo deseado. Si la entrada de "enable" es 1, la salida ser 0, se inhiben los datos
en cualquier lnea y todas las entradas permanecen en 1.
Veamos, de otra manera, en qu consiste la funcin de un circuito demultiplexor. Estos

son circuitos que realizan una funcin contraria a la de los multiplexores, es decir, tienen una
nica entrada de datos que, mediante unas entradas de control, se pone en comunicacin con
una de entre varias salidas de datos. La salida concreta seleccionada depende de la combinacin
de valores lgicos presentada en las entradas de control.
De la definicin ya se desprende que cualquier decodificador que excite slo una salida
entre varias, y est provisto de entrada de inhibicin o "enable", puede utilizarse como
demultiplexor, ya que las entradas del cdigo se pueden emplear como entradas de control y la
seal de inhibicin como entrada de datos.
Por el contrario, los decodificadores del tipo BCD a 7 segmentos que dan varias de sus
salidas para cada combinacin de entrada, no pueden ser utilizados como demultiplexores.
En la prctica, no existen circuitos

integrados demultiplexores, sino que se
fabrican circuitos que se utilizan como
decodificadores/demultiplexores, pero que en
realidad son decodificadores con entrada de
inhibicin ("Enable" o "Strobe").
En la figura se muestra la construccin

mediante puertas lgicas de un
decodificador/demultiplexor de 2 a 4 lneas.
IMPLEMENTACIN DE FUNCIONES LGICAS CON MULTIPLEXORES
La circuitera interna que posee un Multiplexor permite la implementacin de funciones

lgicas mediante su adecuado conexionado externo. Existen dos mtodos para utilizar los
multiplexores en la implementacin de funciones lgicas: (i) Cuando se utilizan Multiplexores
que poseen igual nmero de entradas de control que de variables de la funcin a implementar
y (ii) Cuando se utilizan Multiplexores con un nmero de entradas de control inferior en una
unidad al de variables de la funcin a implementar.

13
CASO 1: Uso de Multiplexores que poseen igual nmero de entradas de control
que de variables de la funcin a implementar.
Supongamos que se desea implementar la funcin lgica siguiente:
F=ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD +ABCD
1 (H)
La funcin contiene cuatro variables A, B, C y D que combinadas
dan lugar a 16 posibilidades. Si empleamos un Multiplexor de cuatro D0
entradas de control, ste dispondr de 16 canales de entrada, es decir, D1
uno para cada posible combinacin de las variables de la funcin. D2
Como la funcin est expresada en forma de Minterms, significa que D3
cada termino que la constituye corresponde a aquellas combinaciones D4
de las variables de entrada que hacen 1 dicha funcin. As tenemos D5
que: D6
D7
ABCD : 0001, ABCD : 0100, ABCD : 0110, ABCD : 0101, ABCD: 1001 D8 F
D9
ABCD : 0011, ABCD : 1110, ABCD : 0111, ABCD : 1100 D10
D11
Si aplicamos las variables de la funcin a las entradas de control y D12
conectamos a 1 los canales de entrada que se corresponden con las D13
combinaciones que intervienen en la funcin, y poniendo a 0 el D14
resto de los canales, tendremos la funcin implementada. Ver figura. D15
CASO 2: Uso de Multiplexores con un nmero de entradas de D C B A

control inferior en una unidad al de variables de la funcin a
implementar.
Es posible implementar funciones lgicas de n variables con multiplexores de n -

1 entradas de control, esto evidentemente produce un consiguiente ahorro econmico
Si deseamos implementar la funcin lgica del ejemplo anterior utilizando un Multiplexor

que posea slo tres entradas de control, comenzaremos por realizar una Tabla como la
mostrada, en la cual se representan con un 1 las combinaciones de las variables de entrada
que intervienen en la funcin.
En dicha se agrupan por columnas todas las posibles combinaciones de tres de las variables
de entrada, dejando en las filas las posibilidades de la variable que resta.
BCD
000 001 010 011 100 101 110 111
A
0 1 1 1 1 1 1
1 1 1 1
D0 D1 D2 D3 D4 D5 D6 D7

14
De la tabla se deduce que la funcin F se hace activa en los casos siguientes:
Independientemente del valor de la variable A, si se produce alguna de las siguientes
combinaciones de las variables BC y D.
B C D : 001, B C D: 100, B C D: 110
1) Si la variable A = 0, y se produce alguna de las combinaciones siguientes de las

variables BC y D:
B C D : 011, B C D : 101, B C D : 111
De la tabla tambin se deduce que la funcin F no se activa en los casos siguientes:

Independientemente del valor de la variable A, cuando las variables BC y D tienen las
combinaciones siguientes:
B C D : 000, B C D : 010,
2) Si la variable A = 1 y se produce alguna de las combinaciones siguientes de las

variables BC y D:
La figura siguiente muestra el circuito
B C D : 011, B C D : 101, B C D : 111 implementado.
+5V 1
Por lo tanto, la implementacin del circuito se
consigue aplicando las variables BC y D a las entradas D0
de control del multiplexor y conectando las entradas de D1
los canales de la forma siguiente: D2
D3
D4
Los canales D0 y D2 a Tierra ( 0 V ), A D5
D6
D
Los canales D1, D4 y D6 a + 5V ( 1 ) Variables
7
B
Los canales D3, D5 y D7 a travs de un inversor a la C
D A B C
variable A, ya que su valor es siempre contrario del de
dicha variable.
ENTRADAS DE CONTROL
CIRCUITOS COMPARADORES
Un Comparador permite comparar dos entradas binarias (A y B de n bits) para indicar la

relacin de igualdad o desigualdad entre ellas por medio de "tres banderas lgicas" que
corresponden a las relaciones A = B, A > B y A < B. La Puerta OR-Exclusive es una comparadora.
Cada una de estas banderas se activara solo cuando la relacin a la que corresponde sea
verdadera, es decir, su salida ser 1 y las otras dos producirn una salida igual a cero.

15
El proceso de diseo de un comparador se realiza igual que en los casos anteriores. La Tabla
de Verdad mostrada corresponde a un circuito comparador completo de dos palabras de un bit
cada una. El camino a seguir para disear otros comparadores es vlido para otros con un
numero de bits mayor por palabra.
ENTRADAS SALIDAS
A B
A B S0 S1 S2
0 0 0 0 1
0 1 0 1 0
1 0 1 0 0 S0
1 1 0 0 1
S1
S0, salida que compara A > B = A B
S2
S1, salida que compara A < B = A B
S2, salida que compara A = B = A + B CIRCUITO COMPARADOR DE

DOS PALABRAS DE 1 BIT
COMPUERTAS LGICAS DE TRES ESTADOS
Es posible construir un multiplexor con compuertas de tres estados ( Tree State). Una
compuerta de tres estados es un circuito digital que exhibe tres estados. Dos de los estados
son seales equivalentes al 1 y al 0 lgicos, como en las compuertas convencionales. El tercer
estado es un estado de alta impedancia. El estado de alta impedancia se comporta como un
circuito abierto, lo que implica que la salida parece estar desconectada y el circuito carece de
significado lgico.
Las compuertas de tres estados son

capaces de realizar cualquier lgica Entrada A Salida Y
convencional, como AND o NAND, pero la que
se usa ms comnmente es la compuerta Entrada de Control C
bfer. En la figura se observa el smbolo grfico
de un bfer de tres estados. Se distingue de un Si C = 1 Y = A
bfer normal con una lnea de control de
Si C = 0 Alta Impedancia
entrada que entra por la parte inferior del
smbolo de compuerta.
El bffer tiene una entrada normal, una salida y una entrada de control que determina
el estado de la salida. Si la entrada de control es 1, la salida est habilitada y la compuerta se
comporta como un bfer convencional, cuya salida es igual a la entrada normal.
Cuando la entrada de control es 0, la salida se inhabilita y la compuerta pasa a un
estado de alta impedancia, sea cual sea el valor en la entrada normal. El estado de alta
impedancia de una compuerta de tres estados ofrece una caracterstica especial que no
ofrecen otras compuertas. Gracias a ella, un gran nmero de salidas de compuertas de tres
estados se pueden conectar con alambres para formar una lnea comn sin correr riesgos por
los efectos de carga.

16
En la figura siguiente, se ilustra la construccin de multiplexores con bferes de tres
estados. La parte a) de la figura muestra la construccin de un multiplexor de 2 lneas a 1 con
dos bferes de tres estados y un inversor.
Multiplexor de 2 @ 1 Linea
con Tree State Multiplexor de 4 @ 1 Linea con Tree State
Las dos salidas se conectan entre s para formar una sola lnea de salida. (Cabe sealar
que este tipo de conexin no puede efectuarse con compuertas que no tengan salidas de tres
estados.) Si la entrada de seleccin es 0, el bfer superior queda habilitado por su entrada de
control, y el bfer inferior queda inhabilitado. Entonces, la salida Y es igual a la entrada A.
Cuando la entrada de seleccin es 1, se habilita el bfer inferior e Y es igual a B.
En la figura b) se muestra la construccin de un multiplexor de 4 lneas a 1. Las salidas de

cuatro bferes de tres estados se conectan entre s para formar una sola lnea de salida. Las
entradas de control de los bferes determinan cul de las cuatro entradas normales, I0 a I3, se
conectar a la lnea de salida. Nunca habr ms de un bfer en el estado activo a la vez. Los
bferes conectados deben controlarse de modo que slo un bfer de tres estados tenga acceso
a la salida, mientras todos los dems bferes se mantienen en un estado de alta impedancia.
Una forma de garantizar que no ms de una entrada de control est activa en un

momento dado es utilizar un decodificador, como se indica en el diagrama. Si la entrada de
habilitacin del decodificador es 0, sus cuatro salidas son 0, y la lnea de bus est en un estado
de alta impedancia porque los cuatro bferes estn inhabilitados.
Cuando la entrada de habilitacin est activa, uno de los bferes de tres estados estar
activo, dependiendo del valor binario en las entradas de seleccin del decodificador. Una
investigacin cuidadosa revelar que este circuito es otra forma de construir un multiplexor de 4
lneas a 1.
Como se mencion anteriormente, las compuertas de tres estados tienen una entrada
de control que puede colocar a la compuerta en un estado de alta impedancia. Dicho estado se
indica con z en HDL. Existen cuatro tipos de compuertas de tres estados, que se ilustran en la
figura siguiente:

17
La compuerta Bufif 1 se comporta como un bfer normal si control=1. La salida pasa a
un estado de alta impedancia z cuando control=0. La compuerta Bufif 0 se comporta de forma
similar excepto que el estado de alta impedancia se da cuando control=1. Las dos compuertas
Not operan de forma similar, excepto que la salida es el complemento de la entrada cuando la
compuerta no est en un estado de alta impedancia. Se crean ejemplares de las compuertas con
el enunciado:
nombre_compuerta (salida, entrada, control);
El nombre de la compuerta puede ser cualquiera de las cuatro compuertas de tres
estados. La salida puede dar 0, 1 o z.
A continuacin Usted encontrar un conjunto de actividades previas al Trabajo

Experimental de Laboratorio, las cuales deber realizar obligatoriamente y entregarlas al
Profesor para su correccin. La ejecucin de estas actividades es individual y debern quedar
plasmada en su Cuaderno de Laboratorio
0. Busque el DATASHEE de cada uno de los Circuitos Integrados y Componentes Electrnicos

abajo mencionados. Estudie y Compare sus caractersticas tcnicas, el funcionamiento, usos y
sus aplicaciones en Electronica. a) Los Displays nodo Comn y Ctodo Comn. b) Los Circuitos
Integrados siguientes: SN74LS148, SN74LS42, SN74LS151, SN74lS83, SN74LS85. SN74LS00,
SN74LS02, SN74LS04, SN74LS08, SN74LS32, SN74LS27. c) El Timmer LM555 y d) Teclado
Hexadecimal.
1. Dadas las tablas de verdad mostradas. Utilizando las condiciones DONT CARE Encuentre la
funcin de salida en cada caso e implemente el circuito lgico correspondiente. Justifique su
respuesta.

18
2. Un dispositivo de control que realiza la funcin: F = X Z + W Y, se podr reemplazar este
dispositivo por otro dispositivo que realice la funcin:
G = ( W + X )( Y + Z )( W + X + Y )( W + Y + Z )
Expandir la funcin F = XZ + WY en todos sus Minitrminos o Maxitrminos correspondientes segn

sea el caso, por medio de un rbol siguiendo las siguientes reglas:
i) Expandir un rbol para cada trmino de la ecuacin.

ii) Colocar dos ramas a partir del trmino inicial e ir sumando o multiplicando los trminos
faltantes, en una rama, una variable y en la otra la variable negada. Continuando la expansin
para cada rama hasta completar todas las ramas con todas las variables de la funcin. Proceso
inverso de la Minimizacin, segn los teoremas y postulados del Algebra de Boole. A este
proceso se le llama Reingenieria Inversa.
Compruebe si la funcin F, despus de la expansin se puede reemplazar por la funcin G dada. Disee
el Circuito lgico de cada dispositivo y obtenga su respectiva Tabla de Verdad.
Guese por el ejemplo siguiente para la expansin.
3. Disear y Simular en Proteus, Un Circuito Controlador de Alarma que funciona de acuerdo a

las condiciones siguientes:
i) Si las seales A y B estn en 1 de las 8:00 a las 11:00 am, la alarma debe de sonar.
ii) De las 11:00 am a las 3:00 pm, cualquiera de las dos entradas debe activarla.
iii) De las 3:00 pm. a las 11:00 pm, la alarma debe de activarse cuando cualquiera de las
dos entradas sea cero.
iv) Finalmente de las 11:00 pm. a las 8:00 am. la alarma debe activarse.

19
4. Disear un circuito que detecte en una estacin receptora digital cuando se ha recibido un
digito de cdigo BCD. Simule su funcionamiento en Proteus.
5. Disear un Circuito Detector de Cdigo BCD- Exc 3. Simule su funcionamiento en Proteus.
6. Disear un Conversor Cdigo Hexadecimal a Cdigo Gray. Simule su funcionamiento en

Proteus.
7. Disear un circuito Conversor de Cdigo Aiken a BCD Natural. Simule su funcionamiento en

Proteus.
8. Disear un circuito que permita sumar tres nmeros binarios de cuatro bits. Simule su
funcionamiento en Proteus.
9. Disear un circuito que permita restar dos nmeros binarios de cuatro bits, mediante el
convenio Complemento a uno. Simule su funcionamiento en Proteus.
10. Disear un circuito que permita restar dos nmeros binarios de cuatro bits, mediante el
convenio Complemento a dos. Simule su funcionamiento en Proteus.
11. Disear un Codificador de 8 a 3 lineas. a) Establezca su Tabla de Verdad y Obtenga la

funcin minimizada, sin utilizar las condiciones Dont Care. b) Obtenga la funcin minimizada
utilizando las condiciones Dont Care. Simule su funcionamiento en Proteus.
EL PROCESO DE DISEO DE CIRCUITOS COMBINACIONALES EN MSI

En Ingeniera se entiende por disear el proceso mediante el cual se obtiene el objeto
pedido a partir de unas especificaciones iniciales. Cuando diseamos circuitos combinaciones,
estamos haciendo lo mismo. Partimos de unas especificaciones iniciales y obtenemos un
esquema, o plano, que indica qu compuertas bsicas u otros elementos hay que utilizar as
como la interconexin que hay entre ellos. Con el objeto de lograr el objetivo propuesto se hace
necesario seguir los pasos siguientes:
1. Estudio de las especificaciones iniciales.
Para entender realmente qu es lo que hay que disear. Este punto puede parecer una
trivialidad, sobre todo en el entorno acadmico donde las especificaciones son muy
claras. Sin embargo, en la realidad, es muy difcil llegar a comprender o entender qu es
lo que hay que disear.
2. Obtencin de diagramas en bloques, las tablas de verdad y expresiones booleanas
necesarias.
En el entorno acadmico este suele ser el punto de partida. Nos describen qu funcin
es la que se quiere implementar y lo hacemos. En este caso es muy importante realizar
un diagrama en bloques mediante el cual se establezcan las funciones a realizar cada
uno de ellos y las interrelaciones existentes entre ellos, con la finalidad de optimizar el
diseo.
3. Simplificacin de las funciones booleanas.
Este punto es importantsimo!!! No basta con implementar una funcin y ya est.
Somos ingenieros!!. Hay que implementar la mejor funcin, de manera que
obtengamos el mejor diseo posible, reduciendo el nmero de puertas lgicas
empleadas, el nmero de circuitos integrados o minimizando el retraso entre la entrada
y la salida. no hay que perder de vista que al buscar el mejor diseo, los costos tambin
deben ser mnimos, de aqu la importancia de manejar los precios de los componentes a
utilizar.

20
4. Implementacin de las funciones booleanas utilizando puertas lgcas circuitos
integrados con tecnologa MSI.
Aqu podemos tener restricciones, como veremos. Puede ser que por especificaciones
del diseo slo se dispongan de puertas tipo NAND. Segn las consideraciones de
diseo, puede ser que slo podamos utilizar puertas lgicas con el mnimo nmero de
entradas o tambin utilizar circuitos integrados MSI VLSI. En estos casos, segn sea el
utilizado, habr que tomar la funcin ms simplificada y modificarla para adaptarla a
este tipo de puertas o de circuitos integrados. El resultado de esto es la obtencin de un
esquema o plano del circuito.
5. Simulacin.
Una vez culminada la implementacin y minimizacin de la funcin booleana de salida y
obtenido el circuito lgico que la ejecuta, lo ms recomendable es realizar la Simulacin
del Circuito Lgico, para asi verificar que se ajusta a las especificaciones y
consideraciones del diseo, previamente establecidas. Se pueden utilizar cualquiera de
los Programas Computacionales existentes en el mercado para el diseo y la simulacin
electrnica, tales como Proteus, Eagle, Liveware, PCB World, Electronic Wokbench,
Autocad, etc.
6. Construccin.
El penltimo paso es llevar ese plano o circuito a la realidad, construyendo fsicamente
el diseo. Esto se estudia en el laboratorio de esta asignatura, utilizando tecnologa TTL
CMOS, segn sean las caractersticas tcnicas consideradas en el diseo.
7. Explicacin del funcionamiento y aplicaciones del sistema diseado
Una vez montado y probado el circuito en el Protoboard, el paso siguiente es explicar
detalladamente su funcionamiento y establecer las aplicaciones para sus usos en
procesos industriales y en beneficio de la humanidad. En este punto es muy importante
hacer un diagrama funcional en bloques, explicando detalladamente la funcin de cada
uno de los bloques. Esto con la finalidad de aclarar las dudas que a bien se pudiesen
genera
PROCEDIMIENTO N 01. SISTEMA DE CONTROL DE UNA MAQUINA

TRITURADORA
ACTIVIDAD 1.1: Se desea disear un circuito de control de una S4
maquina trituradora. En esta maquina existen cuatro sensores
S3
de llenado S1, S2, S3 y S4 que determinan el nivel de los
elementos a triturar como se muestran en la figura. P S2
Cuando la maquina se encuentra totalmente llena, S1
tienen que entrar en funcionamiento tres trituradores ( M1, M2 y M1
M3 ), cuando contiene de su capacidad, funcionan los tres
M2
trituradores, pero se enciende una lmpara azul indicando que
M3
el triturador no esta completamente lleno.
Cuando esta medio lleno, solo tienen que funcionar dos de ellos, pero se enciende una
alarma indicando que slo dos trituradores estn en funcionamiento y por lo tanto hay que
estar pendiente del contenido del triturador.
Cuando posee 1/4 de su contenido, solamente funciona un triturador, pero se enciende

una lmpara roja y la alarma, indicando que se deben tomar las previsiones necesarias para el
llenado del triturador. Mientras que cuando no se detecta ningn elemento a triturar, ninguno

21
de los motores funciona, pero se activa la alarma indicando que el triturador no posee ningn
elemento en el tanque.
La mquina funciona correctamente al estar activado los cuatro sensores indicando que
est completamente lleno, en este caso, se activa una lmpara verde para indicar un
funcionamiento correcto. Cuando algn sensor intermedio no est activado, se activan dos
lmparas intermitentes, una azul y una alarma sonora para indicar un funcionamiento
indeseado, y que por lo tanto debe ser revisada.
Dicha maquina tiene un mecanismo de emergencia a travs de un conmutador P de

trituracin, de tal forma que cuando est activado la maquina opera segn su contenido,
mientras que si esta desactivado, la maquina ha de pararse independientemente de su
contenido. Se deja libertad al diseador , para imponer la forma de la seal P y las condiciones
de aparicin de esta seal . Disee el circuito lgico que permita generar e inyectar la funcin
de emergencia P al circuito de control. a) Disee mediante el mtodo de los Mapas de Karnaugh
el circuito lgico de control que permite visualizar el funcionamiento del sistema ajustado a las
condiciones impuestas, obteniendo su tabla de verdad y los diagramas de tiempo de las
funciones y variables intervinientes. b) Realizar la Simulacin en Proteus del circuito lgico de
control mediante cualquier programa de simulacin electrnica. c) Montar en Protoboard el
circuito diseado y verifique su funcionamiento. Este montaje debe ser evaluado por el
profesor.
PROCEDIMIENTO N 02A. TECLADO HEXADECIMAL CON MINIDIPS SWICHS Y

TRANSISTORIZADO
ACTIVIDAD 2.1: Implementar un Teclado Hexadecimal, el cual entregue los datos en BCD a un
circuito lgico externo. a) Utilizando Minidip Swichs. b) Mediante Transistores al Tacto en Estado
de Conmutacin. Este montaje debe ser evaluado por el profesor.
PROCEDIMIENTO N 02B. CIRCUITO VISUALIZADOR DE TECLADO CON

PRIORIDAD
ACTIVIDAD 2.2: Se dispone de un teclado hexadecimal y tres Displays ctodo comn. Se desea
disear un Circuito Lgico que permita visualizar en los displays tres caracteres alfanumricos
pulsados en el teclado. Esto s, al pulsar tres teclas cualesquiera estos caracteres deben
visualizarse en los displays. El circuito diseado debe darle prioridad al orden en que las teclas
son pulsadas. Obtenga su respectiva Tabla de Verdad y la funcin booleana minimizada. Dibuje y
Simule el Cicuito Lgico en Proteus. Monte el circuito en el Protoboard y compruebe su
funcionamiento. Este montaje debe ser evaluado por el profesor.
PROCEDIMIENTO N 03. SISTEMA DE CONTROL DEL TOLDO DE UNA TERRAZA.
ACTIVIDAD 3.1: Se desea realizar un circuito de control para el toldo de una terraza de una
vivienda. El toldo tiene la funcin tanto de dar sombra como de proteger del viento y de la
lluvia. As que es un toldo resistente al viento y a la lluvia, manteniendo la terraza seca en los
das de lluvia. El circuito de control posee las entradas siguientes: S: Indica si hay sol, L: Indica si
llueve, V: Indica si hay mucho viento y F: Indica si hace fro en el interior de la casa. Segn los
22
valores de estas entradas se bajar o subir el toldo. Esto se realizar mediante la seal de salida
BT (Bajar Toldo). Si BT = 1, indica que el toldo debe estar extendido ( bajado) y si BT = 0, indica
que el toldo debe estar recogido ( subido). Ver figura.
El circuito que acciona el toldo debe funcionar segn las siguientes condiciones:
i) Independientemente del resto de seales de entrada, siempre que llueva se debe de
extender el toldo para evitar que se moje la terraza. No se considerar posible que
simultneamente llueva y haga sol.
ii) Si hace viento se debe extender el toldo para evitar que el viento moleste. Sin embargo, hay
una excepcin: an cuando haya viento, si el da est soleado y hace fro en la casa, se
recoger el toldo para que el sol caliente la casa.
iii) Por ltimo, si no hace viento ni llueve, slo se bajar el toldo en los das de sol y cuando
haga calor en el interior, para evitar que se caliente mucho la casa.
a) Disear mediante el mtodo de Quine Mc Cluskey el circuito lgico de control para el

funcionamiento del toldo ajustado a las condiciones establecidas, destacando el circuito
que genera la seal que controla el toldo (BT) a partir de las seales S, L, V y F.
b) Obtenga las Tablas de Verdad correspondientes de las funciones de salida y el diagrama
de tiempo para todas las seales, tanto de entrada como de salidas.
c) Realizar la Simulacin del circuito lgico de control mediante cualquier programa de
simulacin electrnica. Monte el circuito lgico diseado en protoboard.
d) Dibujar el diagrama de bloques para una variante del circuito en el que mediante un
interruptor seleccionemos que el control del toldo sea manual o automtico. De modo
que: i) Cuando el control sea automtico, funcionar como se ha descrito hasta ahora.
ii) Cuando el control sea manual, podremos hacer que el toldo suba o baje por medio de
dos pulsadores. Un pulsador dar la orden de recoger el toldo y el otro de bajarlo. En
este modo manual, el circuito deber mantener la ltima orden pulsada despus de
soltar los pulsadores. Si se pulsan ambos pulsadores a la vez el comportamiento no ser
predecible. Acople este diseo al circuito lgico y pruebe su funcionamiento. Este
montaje debe ser evaluado por el profesor.
PROCEDIMIENTO N 04. CIRCUITO DETECTOR DE NMEROS PRIMOS EN BCD-

XS-3
ACTIVIDAD 4.1: Se quiere realizar un circuito que reciba un nmero BCD-XS3 de 4 bits y permita
visualizar en dos Displays nodo comn las letras P3 si el nmero recibido es primo, y mostrar
NP si el nmero no es primo. Se considerar el nmero 1 como nmero primo. El cero no es
un nmero primo. En ningn caso el circuito recibir nmeros que no estn codificados en BCD-
XS3. Imponga alguna condicin a su juicio para detectar los nmeros prohibidos en BCD-XS3.

23
a) Realizar la tabla de verdad de la seal de salida.
b) Obtener la expresin reducida en suma de productos, y producto de sumas
c) Dibujar el circuito lgico de estas expresiones booleanas y simule en Proteus el circuito
obtenido.
d) Realice el montaje de este circuito en el Protoboard y verifique su funcionamiento. Este
PROCEDIMIENTO N 05. CIRCUITO COMPARADOR DE NUMEROS

BINARIOS
ACTIVIDAD 5.1: Realizar un circuito que recibe dos nmeros binarios puros (con bit signo):
A[a1 , ao], B[b1 , bo] e indica por la salida S, si A es mayor que B. El circuito solicitado deber
cumplir con las especificaciones siguientes:
a) La salida S=1, cuando A > B, en otro caso
S = 0. Los bits ms significativos son a1 y
b1. Usted podr asignarles valores a su
gusto.
b) Debe obtenerse la funcin mnima
mediante mapas de Karnaugh, pero Comp1 Comp2
debido a que el circuito tiene 8 entradas
y resulta difcil de hacer el mapa de
Karnaugh con tantas variables, el circuito
se implementar en dos mdulos. La
implementacin se muestra en la figura.
c) En primer lugar se deber realizar un circuito que compare los dos bits menos
significativos de A y B, y muestre un '1', si el nmero ( a1 , ao ) es mayor que el nmero
( b1 , b0 ). Esta salida (N) ser la entrada del segundo comparador.
d) Despus de haber hecho el primer comparador (de 4 entradas) se realizar el segundo
comparador (de 5 entradas). Este comparador recibe los dos bits ms significativos de A
y B, y la seal N que indica si ( a1 , a0 ) > ( b1 , b0 ).
El segundo comparador es muy similar al primero, nicamente cuando ( a3 , a2 ) = ( b3 , b2 )
ser necesario utilizar la seal N. Para el mapa de Karnaugh del segundo comparador se
recomienda tomar la seal N como la quinta variable
e) Obtenga las tablas de verdad para cada comparador y el circuito lgico que permite
realizar la comparacin de ambos nmeros. Este montaje debe ser evaluado por el
profesor.
PROCEDIMIENTO N 06.CIRCUITO CONVERTIDOR DE BINARIO A BCDAIKEN

CON VISUALIZADOR 7 SEGMENTOS.
ACTIVIDAD 6.1: Realizar un circuito que a partir de un nmero binario puro de 4 bits obtenga el
nmero BCD-AIKEN equivalente deber ser mostrado en dos displays nodo comn.. El circuito
se debe realizar mediante bloques combinacionales y no mediante mapas de Karnaugh o slo
puertas lgicas. El resultado ser un nmero BCD-AIKEN que representa dos cifras decimales (8
bits en total). Para realizar el circuito se pueden usar los siguientes bloques combinacionales:

24
decodificadores, codificadores, comparadores, multiplexores, demultiplexores y sumadores de
cualquier nmero de bits. As como puertas lgicas. Cualquier otro bloque se deber realizar en
funcin de los anteriores o en puertas lgicas. Para cada bloque utilizado se debe especificar
claramente qu bloque es, las seales de entrada y salida, y el ancho de bus. Simular en Proteus
el funcionamiento del circuito. Este montaje debe ser evaluado por el profesor.
PROCEDIMIENTO N 07. MQUINA DE JUEGO DE LOTERIA.
ACTIVIDAD 7.1: Una mquina de juego posee un sistema de lotera constituido por cuatro
pulsadores activados por las bolas que se deslizan sobre el tablero. El sistema funciona de tal
forma que concede una partida gratis cuando al introducir la bola en juego por el orificio de fin,
la combinacin binaria formada por los citados pulsadores es equivalente en decimal a uno de
los valores siguientes: 3, 7, 10, 11 y 15. a) Implementar el circuito necesario mediante
multiplexores de 4 @ 1 lineas. Explique detalladamente el proceso de diseo. simular en Proteus
y montar experimentalmente en un protoboard. b) Repetir el diseo utilizando un multiplexor
74LS151.
PROCEDIMIENTO N 08. CIRCUITO DE CONTROL DE UNA VALVULA DE

TUBERAS
ACTIVIDAD 8.1: Supongamos que existe un nodo de tuberas de
agua, donde convergen cuatro canales de entradas y cuatro de
salidas. La tubera A aporta una rapidez media de 5 litros por
minuto, la B aporta 15 litros/minuto, la C aporta 25 litros/minuto y
la D aporta 30 litros/minuto. Cuatro sensores, uno por tubera de
entrada, nos indican por qu tubera est circulando el agua. Las
tuberas de salida son SA, SB, SC y SD y pueden recoger 5, 10, 20 y
40 litros por minuto respectivamente. Cada tubera de salida est
regulada por una vlvula que nicamente tiene dos estados:
Cerrada (0 lgico) o Abierta (1 lgico). Teniendo en cuenta que
slo puede circular agua en dos tuberas de entrada
simultneamente, activar las vlvulas de las tuberas de salida
necesarias para que salga tanto caudal de agua como entra.
ACTIVIDAD 8.2: Obtenga la tabla de verdad y la funcin de salida optimizada que permite
controlar adecuadamente el funcionamiento de cada una de las valvulas. i) Utilizando
compuertas lgicas de dos entradas. ii) Usando decodificadores 3 @8 lineas. Simular en Proteus
este funcionamiento. Montar en Protoboard y verificar su funcionamiento. Este montaje debe
ser evaluado por el profesor.
PROCEDIMIENTO N 09. CIRCUITO DE CONTROL DE UNA BSCULA

ACTIVIDAD 9.1: Una bscula utiliza dos sensores. Estos
sensores son idnticos y estn pesando la misma pieza, aunque
su medida puede diferir. Las dos medidas se entregan a un
sistema digital codificadas cada una con 2 bits (A 1 A0) para el
sensor 1 y B1B0 para el sensor 2).
Para visualizar la medida se dispone de dos displays de 7
segmentos. En uno de ellos se visualizar la diferencia entre los

25
sensores y en el otro la menor de las medidas en el caso de que
no coincidan las lecturas de los dos sensores.
Disear el circuito lgico que permite controlar el funcionamiento de la Bascula, utilizando
bloques combinacionales estndares (multiplexores, decodificadores, sumadores,
comparadores). Simular en Proteus y montar el circuito en Protoboard. Este montaje debe
ser evaluado por el profesor.
PROCEDIMIENTO N 10: PROGRAMAR UN ROBOT PARA QUE RECORRA

Y SALGA DE UN LABERINTO
ACTIVIDAD 10.1: Un robot de juguete est diseado para ser capaz de seguir una trayectoria,
(previamente programada por medio de controles que el robot tiene en la espalda), avanzando
cuadro por cuadro en un rea de 5x6 cuadros. El robot puede realizar una de las cuatro acciones
siguientes:
Salida
a) Girar sobre su eje vertical 90 a la derecha y luego

avanzar al centro del siguiente cuadro si su pequeo
cerebro recibe la seal binaria 01.
b) Girar 90 a la izquierda y luego avanzar al centro del
siguiente cuadro si su diminuto cerebro percibe la seal
binaria 10. Entrada
c) Avanzar al frente un cuadro si su limitado cerebro
recibe la seal 00.
d) Hacer alto si su cerebro recibe la seal 11.
ACTIVIDAD 10.2: Determinar tericamente las funciones

booleanas del par de estmulos binarios que recibe el
minicerebro del robot durante este recorrido y
minimizarlas mediante mapas de Karnaugh. Hacer uso
de las condiciones irrelevantes. Disear tericamente el
circuito lgico de control que permita al Robot hacer el
recorrido por el laberinto hasta llegar a la salida.
Los controles en la espalda del robot estn localizados

en tres reas. En el rea I se indicar el cuadro inicial
mediante los controles de dos posiciones A, B, C, D, E
como se ve en la figura 4.
Si el control A se presiona del lado derecho, el peso de la

variable A se contabilizar para determinar el nmero
asignado al cuadro inicial (lo mismo ocurrir para el REAS DE CONTROL DEL ROBOT EN EL LABERINTO
resto de las variables).
En el rea II se programa la trayectoria por medio de treinta controles de tres posiciones cada
uno: I-F-D (a lo largo de una ranura).
En el rea III similar al rea I se indicar el ltimo cuadro de la trayectoria; en este cuadro el
cerebro del robot recibir la seal 11.
ACTIVIDAD 10.3: Montar en Protoboard el circuito lgico de control del robot para que recorra el
laberinto de la figura mostrada. Este montaje debe ser evaluado por el profesor.

26
MONTAJES ADICIONALES EXTRACATEDRAS ( Estos montajes deben ser evaluados por el
Profesor )
ACTIVIDAD DE DESAFIO N 10.4: Realizar el circuito lgico de control del robot para
que entre por la salida del laberinto y salga por la entrada del laberinto.
ACTIVIDAD DE DESAFIO N10.5: Disee un Laberinto de su preferencia, imponga su

lgica de control y condiciones de funcionamiento utilizando las Condiciones Dont
Care y realice el circuito lgico que permita al robot recorrer el Laberinto propuesto
por Usted.
PROCEDIMIENTO N 11: CIRCUITO DE CONTROL DE UN SEMAFORO DE CUATRO

LUCES( VERDE, AMARILLA, ROJA Y AZUL)
ACTIVIDAD 11.1: Se desea realizar un circuito lgico de A B C N

control para un semforo, el cual se encuentra en la O E
interseccin de una avenida principal y una transversal
S
con cruce vehcular y peatonal. El semforo puede estar
verde, amarillo, rojo o azul y funcionar de acuerdo a las
D D
siguientes condiciones:
E
a) Cuando ocurre el cruce peatonal, el peatn proveniente F F
de cualquier lugar de la interseccin deber activar un
interruptor manualmente, encendiendo una luz azul, que
indicar a los choferes que deben detenerse porque se
interrumpir el trfico en todos los canales de circulacin.
A B C
En este momento, mientras la luz azul est activada, el
sistema colocar al semforo en amarillo intermitente en
todos los canales, para indicar que hay cruce de peatones.
b)El semforo EO estar en rojo siempre que hayan vehculos circulando por los carriles A,B y C.
c) El semforo EO estar en rojo siempre que hayan vehculos circulando por los carriles A y B o C.
d) El semforo NS estar en rojo siempre que hayan vehculos circulando por los carriles D y E.
e) El semforo NS estar en rojo mientras el carril E este ocupado y D no lo est.
f) El semforo EO estar en rojo mientras el carril B este ocupado y A no lo est.
g) El semforo NS estar en azul, mientras hayan peatones cruzando la via y el EO estar verde,
siempre que el carril E no est ocupado.
h) El semforo EO estar en azul, mientras hayan peatones cruzando la via y el NS estar verde,
siempre que el carril B no est ocupado.
i) Los semforos NS y EO estarn en azul, mientras hayan peatones cruzando la via.
J) El semforo NS siempre estar en verde, mientras los carriles D,E y F no estn ocupados.
K) El semforo EO siempre estar en verde, mientras los carriles A, B y C no estn ocupados.
L) Cuando haga su aparicin una ambulancia por cualquiera de los carriles, el semforo
deber ponerse en rojo y en azul intermitentes para evitar que hayan vehculos y peatones
circulando en la via y se activar una alarma para indicar que existe una emergencia. El
momento de aparicin de la ambulancia es aleatorio y esta funcin ( FAMB) vendr dada en el
orden de aparicin de los digitos de su fecha de nacimiento ( dia, mes y ao, p.ej: 301258),
seguidos de los digitos de su Cedula de Identidad.

27
ACTIVIDAD 11.2: Disear el circuito lgico de control para el funcionamiento adecuado del
semforo. a) Utilizando compuertas lgicas. b) Utilizando circuitos combinacionales, tales
como: codificadores, decodificadores, multiplexores, demultiplexores, comparadores, etc.
Simule el circuito diseado en Proteus. Monte el circuito en Protoboard y verifique su
funcionamiento. Este montaje debe ser evaluado por el profesor.
ACTIVIDADES DE DESAFIO II .
ACTIVIDAD DE DESAFIO II.1. Disear un circuito que permita convertir el Cdigo

Hexadecimal a Visualizador 7 Segmentos. Establezca su Tabla de Verdad. Dibuje el
circuito en Proteus y simule su funcionamiento. Monte el circuito en el Protoboard y
compruebe su funcionamiento.
ACTIVIDAD DE DESAFIO II.2: Realice el montaje de un circuito sumador de tres nmeros

binarios de cuatro bits cada uno, diseado en A.P. N 7.
ACTIVIDAD DE DESAFIO II.3. Realice el montaje de un circuito que permita restar dos
nmeros binarios de cuatro bits, mediante el convenio: (a) Complemento a uno y (b)
Complemento a dos, diseados en A.P N 8 y 9.
ACTIVIDAD DE DESAFIO II.4: Disear un circuito que permita sumar y restar dos nmeros
de cuatro bits cada uno con bit de signo, mediante los convenios complementos a uno a
dos. y visualizar el resultado de la operacin en un Display de 7 segmentos. Simular su
funcionamiento en Proteus.
ACTIVIDAD DE DESAFIO II.5. Disear un circuito que permita multiplicar dos nmeros
binarios de cuatro bits cada uno con bit de signo y visualizar el resultado de la operacin
en un Display de 7 segmentos. Simular su funcionamiento en Proteus.
ACTIVIDAD ADICIONAL: OSCILADOR DE ONDAS CUADRADAS, BASADO EN EL TIMMER

LM555
Baje de la red el Datashee del Timmer LM555 e Investigue sus caractersticas tcnicas,
usos y aplicaciones en Electrnica. Este circuito permite generar una seal de onda
cuadrada, cuya simetra, amplitud y frecuencia estn dadas por las ecuaciones dadas.
Monte el circuito y observe su forma de onda en un Osciloscopio. Use este circuito para
generar las seales de control automtico del semforo. La amplitud de la seal de salida
no puede exceder los 5V. RA, RB y C : Valores condicionados al diseo.
+VCC
RA C1= 0.01F
8 TALTO = 0.693 ( RA + RB ) C
7 4
TBAJO = 0.693 RBC
RB LM555 CICLO DE TRABAJO:

2
6 3 0 D = ( RA + RB )/ ( RA +2RB ) X 100%
555
1 5
FRECUENCIA DE OSCILACIN:
C ESCALA DE INTEGRACIN (MSI). Andrs Herrera, UNEXPO,Junio 2017. Pgina
MEDIA
28 C1 = 1.44/( RA +2RB )C
PROCEDIMIENTO N 12: IMPLEMENTACIN DE FUNCIONES LGICAS MEDIANTE
DECODIFICADORES Y MULTIPLEXORES
EJEMPLO: DISEO DE UN CODIFICADOR DE CUATRO A DOS LNEAS EN BINARIO

NATURAL CON PRIORIDAD A LA ENTRADA DE MENOR PESO.
Un codificador sin prioridad, es un circuito donde no pueden activarse

simultneamente ms de una entrada, porque si se activan aparecen cdigos errneos
en las salidas. La tabla siguiente resume las condiciones de funcionamiento de un
codificador sin prioridad de 8 @ 3 lneas y con entrada de inhibicin.
Recordemos que los

codificadores de prioridad responden,
en el caso de que se active ms de una
entrada, como si slo se hubiese
activado la de mayor prioridad de ellas,
en el problema planteado, ser la de
menos peso significativo. Por lo tanto,
su tabla de verdad ser la siguiente:
ENTRADAS SALIDAS
A3 A2 A1 A0 S1 S0
X X X 1 0 0 A1A0 00 01 11 10
X X 1 0 0 1 A3A2
X 1 0 0 1 0 00
1 0 0 0 1 1 01 1
11
A1A0 00 01 11 10
10 1
A3A2
FUNCIN S1
00 1
01 S0 = A0 A1A3A2 + A1A0A3A2 = A0A2 ( A1 + A3 )
11
10 1 S1 = A0 A1A3A2 + A1A0A3A2 = A1A0 (A3 + A2 )
FUNCIN S0
La figura siguiente muestra el circuito codificador de 4 @ lneas resultante

29
ACTIVIDAD 12.1: DISEO DE UN CODIFICADOR DE OCHO A TRES LNEAS CON SALIDA
EN BINARIO NATURAL CON PRIORIDAD A LA ENTRADA DE MAYOR PESO.
Considerando la tabla de verdad mostrada, realice el diseo de un codificador de 8 @

3 lineas con salida en binario natural y con prioridad a la entrada de mayor peso. Simule el
circuito en Proteus. Monte el circuito en el protoboard y pruebe su funcionamiento. Este
ENTRADAS SALIDAS
A7 A6 A5 A4 A3 A2 A1 A0 S2 S1 S0
0 0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 1 X 0 0 1
0 0 0 0 0 1 X X 0 1 0
0 0 0 0 1 X X X 0 1 1
0 0 0 1 X X X X 1 0 0
0 0 1 X X X X X 1 0 1
0 1 X X X X X X 1 1 0
1 X X X X X X X 1 1 1
ACTIVIDAD 12.2: IMPLEMENTAR UN CODIFICADOR DE 16 @ 4 LINEAS, CON

PRIORIDAD A LA ENTRADA DE MAYOR PESO Y CON SALIDAS ACTIVAS EN NIVEL ALTO
Utilizando codificadores comerciales de 8 @ 3 lineas con salidas en binario natural y

con prioridad a la entrada de mayor peso, tipo 74148, utilizando las compuertas bsicas
necesarias implementar un codificador de 16 @ 4 lineas, con prioridad a la entrada de mayor
peso y con salidas activas en nivel alto. Simule el circuito en Proteus. Monte el circuito en el
protoboard y pruebe su funcionamiento. Este montaje debe ser evaluado por el profesor.
ACTIVIDAD 12.3: UTILIZANDO EL DECODIFICADOR COMERCIAL SN74LS42, IMPLEMENTE EL

CIRCUITO QUE PERMITA EJECUTAR LA FUNCIN LGICA: F = A B + AD + BCD + ACD + BCD
ACTIVIDAD 12.4: UTILIZANDO EL DECODIFICADOR SN74LS42, IMPLEMENTE UN CIRCUITO QUE

EJECUTE LA FUNCIN LGICA SIGUIENTE: F = X Y + X Z V + XYV + Z V + Y V
ACTIVIDAD 12.5: UTILIZANDO DOS DECODIFICADORES DE 3 @ 8 LINEAS DEL TIPO SN74LS138 Y
COMPUERTAS LGICAS BSICAS, IMPLEMENTE UN DECODIFICADOR DE 4 @ 16 LINEAS.
ACTIVIDAD 12.6: IMPLEMENTAR UN VISUALIZADOR NUMRICO DE CUATRO DIGITOS,

REALIZADO CON DISPLAYS 7 SEGMENTOS EN CTODO COMN Y DECODIFICADORES DE BCD A
30
7 SEGMENTOS DEL TIPO SN74LS48. EL VISUALIZADOR DEBER CUMPLIR CON LAS NORMAS
SIGUIENTES:
a) Si el nmero decimal a representar es menor de 1000, no debern encederse los ceros

no significativos de la izquierda.
b) El cero decimal se representar por un solo 0 en la posicin derecha.
ACTIVIDAD 12.7: PLANTA EMBOTELLADORA DE VINO.
Una planta embotelladora de vino completamente automatizada dispone, para controlar el

nmero de botellas de cada pedido, de un programador variable de entre 00 y 90 botellas. El
operario posee de ocho conmutadores con los cuales indica en BCD el nmero de botellas que
conforman cada pedido. Asimismo, dispone de dos displays nodo comn en los que aparece
dicho nmero. Un sistema contador provisto de un sensor controla el nmero de botellas y
enva a un comparador, mediante un bus de 8 bits, el nmero de botellas en Cdigo Gray que
han salido de la mquina. Cuando el nmero de botellas que han salido no concuerda con el
nmero programado, se activa una alarma indicando que existe un error y en los displays se
muestran las letras ER y el sistema se paraliza. Adems, el sistema slo se activa cuando el
operario introduce su clave personal alfanumrica de cuatro caracteres, constituida por las dos
letras iniciales del nombre y el apellido y los dos primeros dgitos de su cdula de identidad. Al
introducir su clave personal, el sistema la muestra en los displays y se activa el sistema.
Disear tericamente, el Sistema Lgico de Control optimizado, utilizando los integrados 74LS85
y 74LS48, que permite detectar que el nmero de botellas que han salido es igual al nmero de
botellas programado por el operario. Realice un Diagrama en Bloques que muestre el
funcionamiento del sistema, explicando la funcin de cada bloque. Explique detalladamente y
sin omitir ningn paso, el proceso de diseo. b) Simule en Proteus el funcionamiento del
sistema. c) Monte en un Protoboard el sistema diseado y compruebe experimentalmente su
funcionamiento.
ACTIVIDAD 12.8 IMPLEMENTACIN DE MULTIPLEXORES CON THREE STATE
Basndose en la informacin expuesta en la Fundamentacin Terica y en las figuras

adjuntas. Implemente dos multiplexores, uno de 8 @ 1 lineas y otro de 16 @ 1 lineas, usando
buffers three state. Utilizando generadores de funciones existentes en el laboratorio introduzca
algunos datos en los multiplexores y verifique su funcionamiento. Esta actividad debe ser
revisada por el profesor.
ACTIVIDAD 13.1 Implementar un Circuito lgico que permita sumar tres nmeros binarios de
cuatro bits en BCD.
ACTIVIDAD 13.2 Implementar un circuito lgico que permita restar dos nmeros binarios de
cuatro bits. a) En forma directa. b) en Complemento a 1. c) En Complemento a 2. d) En BCD
Natural y e) En BCD Exc 3.
ANEXOS
TABLA DE FUNCIONAMIENTO DEL DECODIFICADOR 7448
LT RBI ENTRADAS EN BCD BI / RBO FUNCIONAMIENTO

31
A3 A2 A1 A0
Terminal utilizado Modo Lamp Test. Todas las
0 X X X X X como salida con 1 salidas del decodificador a 1
Terminal utilizado Modo Blanking Input. Todas las
X X X X X X como entrada con 0 salidas del decodificador a 0.
Modo Normal. Realiza la
Terminal utilizado
1 1 NMERO EN BCD como salida con 1
decodificacin del nmero BCD
de las entradas.
Modo omisin Cero. Decodifica el
Terminal utilizado cero BCD presente en la entrada,
1 0 0 0 0 0 como salida con 0 pero lo omite poniendo a 0 todas
las salidas.
CIRCUITO INTEGRADO 555
El temporizador IC LM555 es un circuito

integrado (chip) que se utiliza en la generacin
de temporizadores, pulsos y oscilaciones.
El 555 puede ser utilizado para

proporcionar retardos de tiempo, como un
oscilador, y como un circuito integrado flip flop.
Sus derivados proporcionan hasta cuatro
circuitos de sincronizacin en un solo paquete.
Fue introducido en 1971 por Signetics, el

555 sigue siendo de uso generalizado debido a su
facilidad de uso, precio bajo y la estabilidad.
Muchas empresas los fabrican en versin

de transistores bipolares y tambin en CMOS de
baja potencia.
A partir de 2003, se estimaba que mil

millones de unidades se fabricaban cada ao.
Este circuito suele ser utilizado para trabajos
sencillos como trabajos escolares, debido a su
bajo costo y facilidad de trabajar con l.
CONFIGURACIN ELECTRNICA DEL LM555
DESCRIPCIN DE LOS PINES DE CONEXIONES
GND (normalmente la 1): es el polo negativo de la alimentacin, generalmente tierra

(masa)

32
Disparo (normalmente la 2): Es donde se establece el inicio del tiempo de retardo si el
555 es configurado como monoestable. Este proceso de disparo ocurre cuando esta
patilla tiene menos de 1/3 del voltaje de alimentacin. Este pulso debe ser de corta
duracin, pues si se mantiene bajo por mucho tiempo la salida se quedar en alto hasta
que la entrada de disparo pase a alto otra vez.
Salida (normalmente la 3): Aqu veremos el resultado de la operacin del temporizador,
ya sea que est conectado como monoestable, estable u otro. Cuando la salida es alta,
el voltaje ser el voltaje de alimentacin (Vcc) menos 1.7 V. Esta salida se puede obligar
a estar en casi 0 voltios con la ayuda de la patilla de reinicio (normalmente la 4).
Reinicio (normalmente la 4): Si se pone a un nivel por debajo de 0.7 Voltios, pone la
patilla de salida a nivel bajo. Si por algn motivo esta patilla no se utiliza hay que
conectarla a alimentacin para evitar que el temporizador se reinicie.
Control de voltaje (normalmente la 5): Cuando el temporizador se utiliza en el modo de
controlador de voltaje, el voltaje en esta patilla puede variar casi desde Vcc (en la
prctica como Vcc -1.7 V) hasta casi 0 V (aprox. 2 V menos). As es posible modificar los
tiempos. Puede tambin configurarse para, por ejemplo, generar pulsos en rampa.
Umbral (normalmente la 6): Es una entrada a un comparador interno que se utiliza para
poner la salida a nivel bajo.
Descarga (normalmente la 7): Utilizado para descargar con efectividad el condensador
externo utilizado por el temporizador para su funcionamiento.
Voltaje de alimentacin (VCC) (normalmente la 8): es la patilla donde se conecta el
voltaje de alimentacin que va de 4.5 V hasta 16 V.
MODOS DE OPERACIN.
1. MULTIVIBRADOR ASTABLE
Este tipo de funcionamiento se caracteriza por una salida

continua de forma de onda cuadrada (o rectangular), con
una frecuencia especifica. El resistor R1 est conectado a
la tensin designada como VCC y al pin de descarga (pin
7); el resistor R2 se encuentra conectado entre el pin de
descarga (pin 7), el pin de disparo (pin 2); el pin 6 y el pin
2 comparten el mismo nodo. Asimismo el condensador se
carga a travs de R1 y R2, y se descarga solo a travs de
R2.
La seal de salida tiene un nivel alto por un tiempo t1 y un nivel bajo por un tiempo t2,
esto debido a que el pin 7 presenta una baja impedancia a GND durante los pulsos bajos
del ciclo de trabajo.
El ciclo de trabajo presenta los estados alto y bajo, la duracin de los tiempos en cada
uno de los estados depende de los valores de R1, R2 (expresados en ohmios) y C (en
faradios), con base en las frmulas siguientes:

33
La frecuencia de oscilacin (f) est dada por la frmula:
el perodo est dado por:
Hay que recordar que el perodo es el tiempo que dura la seal hasta que sta se vuelve
a repetir (Tb - Ta).
El ciclo de trabajo es :
Para realizar un ciclo de trabajo igual al 50% se necesita colocar el resistor R1 entre la
fuente de alimentacin y la patilla 7; desde la patilla 7 hacia el condensador se coloca un
diodo con el nodo apuntando hacia el condensador, despus de esto se coloca un
diodo con el ctodo del lado del condensador seguido del resistor R2 y este en paralelo
con el primer diodo, adems de esto los valores de los resistores R1 y R2 tienen que ser
de la misma magnitud.
2. MULTIVIBRADOR MONOESTABLE
En este caso el circuito entrega un solo pulso de un
ancho establecido por el diseador. La frmula para
calcular el tiempo de duracin (tiempo en el que la salida
est en nivel alto) es:
En este caso, es necesario que la seal de disparo sea

de nivel bajo y de muy corta duracin para iniciar la
seal de salida.
ESPECIFICACIONES: Estas especificaciones aplican solo al NE555, en otras versiones

pueden variar dependiendo del fabricante o mbito en que se utilice.
Voltaje de entrada (VCC) 4.5 a 15 V

Corriente de entrada (VCC = +5 V) 3 a 6 mA
Corriente de entrada (VCC = +15 V) 10 a 15 mA
Corriente de salida (maximum) 200 mA
Mxima disipacin de potencia 600 mW
Consumo de potencia (minimum operating) 30 mW@5V, 225 mW@15V
Temperatura de operacin 0C hasta 70 C

34

T Lab #02 - Diseño Lógico (VF) Julio 2017

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U

N UNIVERSIDAD NACIONAL EXPERIMENTAL

1. Explicar y analizar correctamente las caractersticas tcnicas extraidas de los Datashee

2. Explicar correctamente el funcionamiento de un Codificador, Decodificador, Generador

3. Disear e Implementar tericamente los circuitos lgicos de Codificadores

4. Simular el funcionamiento de Circuitos Combinacionales (MSI) mediante el uso de

5. Elaborar montajes experimentales de Circuitos Combinacionales (MSI) para comprobar

CIRCUITOS INTEGRADOS: EQUIPOS DE LABORATORIO: MISCELNEOS:

TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN

En Electrnica Digital la lgica combinacional est formada por ecuaciones

Los circuitos combinacionales MSI se clasifican segn la funcin que desempean

Cualquier informacin que se desee tratar, procesar o almacenar mediante

La Codificacin y la Decodificacin sern siempre operaciones necesarias en

Un Cdigo es, en general, un conjunto de unidades de informacin relacionadas

CDIGOS DETECTORES Y CORRECTORES DE ERROR: Existen cdigos ms complejos que

SISTEMA GRAY BIT DE El Bit de Paridad se genera mediante un circuito

El cdigo corrector ms utilizado es el HAMMING. En el cual cada combinacin

Los siete bits estn relacionados mediante las siguientes ecuaciones:

El nmero decimal equivalente a la combinacin binaria C3 C2 C1 indicar el bit

TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN

La combinacin C3 C2 C1 ser en este caso 011, que equivale al nmero tres

Un Codificador, es un circuito combinacional formado por 2n entradas y n

En otras palabras, los Codificadores nos permiten compactar la informacin,

Supongamos por ejemplo, que estamos

Reproductor ( Tape), Radio y un Ipod. El sistema CD ENTRADAS y 2 SALIDAS

El circuito de control deber contener un Codificador de 22 Entradas ( Eo , E1, E2 y E3 ),

Bien estaremos escuchando el CD, el A la salida del codificador obtendremos el nmero

En las entradas de un decodificador, una y slo una de las

S0 = E0E2 (E1 + E3 ) S1 = E1E0 (E2 + E3 )

Un tipo de decodificador muy

Aplicaciones del Decodificador: La funcin principal de un Decodificador, es la de direccionar

En un decodificador de 2 a 4 (se tienen 2 pines o patitas de entrada y 4 pines o patitas de

Se deja al estudiante el diseo del circuito de este Decodificador.

IMPLEMENTACIN DE FUNCIONES LGICAS CON DECODIFICADORES.

Una de las aplicaciones de los Decodificadores, es la posibilidad de ejecucin de una

La funcin lgica representada en la tabla es:

F=CBA+CBA +CBA + CBA N ENTRADAS SALIDA

TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN

En nuestro caso, por partir de un Si por el contrario, en la entrada aparece

En el campo de la electrnica el multiplexor

En electrnica digital, es usado para el control de un flujo de informacin que equivale a

El multiplexor es una aplicacin particular de los decodificadores, tal que existe

Un Multiplexor tiene diversas De acuerdo con la Tabla de Verdad, la salida S

TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN

Un circuito tpico comercial como el 74LS42 se puede utilizar tanto como

La Tabla de Verdad siguiente corresponde a un Demultiplexor de cuatro lneas de salida.

Siendo sus salidas respectivamente: distintas seales integrantes de la misma,

Un decodificador se convierte en un demultiplexor aadindole una seal ms a su

TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN

Veamos, de otra manera, en qu consiste la funcin de un circuito demultiplexor. Estos

En la prctica, no existen circuitos

En la figura se muestra la construccin

IMPLEMENTACIN DE FUNCIONES LGICAS CON MULTIPLEXORES

La circuitera interna que posee un Multiplexor permite la implementacin de funciones

TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN

Supongamos que se desea implementar la funcin lgica siguiente:

CASO 2: Uso de Multiplexores con un nmero de entradas de D C B A

Es posible implementar funciones lgicas de n variables con multiplexores de n -

Si deseamos implementar la funcin lgica del ejemplo anterior utilizando un Multiplexor

TRABAJO DE LABORATORIO N 02 DISEO DE SISTEMAS COMBINACIONALES EN

B C D : 001, B C D: 100, B C D: 110

1) Si la variable A = 0, y se produce alguna de las combinaciones siguientes de las

B C D : 011, B C D : 101, B C D : 111