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INGENIERA ELECTRNICA.

SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 1
mcfs y vuo
INSTITUTO TECNOLGICO DE CELAYA
INSTITUTO TECNOLGICO DE MRIDA

SISTEMAS DIGITALES I


I.- INTRODUCCION
1.1.- Sistemas Numricos
1.1.1 Sistemas Numricos
1.1.2 Conversin de Sistemas Numricos
1.1.3 Complementos
1.1.4 Operaciones Binarias

1.2.- lgebra Booleana

1.2.1 Multiplicacin Lgica
1.2.2 Suma Lgica
1.2.3 Negacin
1.2.4 Axiomas de Boole
1.2.5 Tablas de Verdad
1.2.6 Simplificacin de Funciones Booleanas
1.2.6.1 Por Teoremas y Axiomas
1.2.6.2 Por Mapas de Karnaugh
1.2.6.3 Quine McClusquey Method

II.- CIRCUITOS COMBINACIONALES

2.1 Circuitos Combinacionales
2.2 Compuertas Lgicas
2.3 1/2 Y Sumador Completo
2.4 1/2 Y Restador Completo
2.5 Sumador Binario de 4 Bits
2.6 Sumador BCD
2.7 Detector de Paridad
2.8 Familias Lgicas
2.8.1 Clasificacin
2.8.2 Caractersticas
2.8.3 Circuitos Tpicos
2.9 Tipos de Lgica
2.9.1 Positiva
2.9.2 Negativa
2.9.3 Mixta
2.10 Circuitos de Tres Estados
2.11 Cdigos
2.12 Decodificador Binario a Binario Exceso 3 (Diseo)
2.13 Decodificador Binario a BCD (Diseo)
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2.14 Decodificador BCD a 7 Segmentos (Diseo)
2.15 Decodificador Binario a Decimal (Diseo)
2.16 Decodificador Binario a Gray (Diseo)
2.17 Decodificador Binario a Hexadecimal (Diseo)
2.18 Multiplexores
2.19 Demultiplexores
2.20 Comparador de Magnitud (Diseo)



III.- CIRCUITOS SECUENCIALES

3.1 Flip-Flop's
3.2 Tablas de Funcin
3.3 Tablas Comparativas de Estados
3.4 Cartas de Tiempo
3.5 Circuito Cronizador
3.6 Generador de Pulsos TTL
3.7 Contador Asncrono
3.7.1 Ascendente
3.7.2 Descendente
3.8 Contador Sncrono
3.8.1 Funcionamiento
3.8.2 Diseo
3.9 Contadores Integrados
3.9.1 Comprensin
3.9.2 Aplicaciones
3.10 Registros de Corrimiento
IV MEMORIAS
V PLDs
VI CONVERTIDORES



OBJETIVO

Al trmino del curso, el estudiante ser capaz de comprender, disear, implementar
y dar mantenimiento a Circuitos Electrnicos Combinacionales y Secuenciales.









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Ing. Anselmo Ramrez Gonzlez 3
mcfs y vuo





B I B L I O G R A F I A

1.- DIGITAL CIRCUITS AND LOGIC DESIGN
Lee Samuel C.; Prentice Hall
2.- Anlisis y Diseo de Circuitos Lgicos Digitales
Nagle Troy H. ; Prentice Hall
3.- LOGICA DIGITAL Y DISEO DE COMPUTADORAS
Morris Mano; Prentice Hall
4.- DISEO DE SISTEMAS DIGITALES Y MICROPROCESADORES
Hayes John P. ; Mc. Graw Hill
5.- THE TTL DATABOOK FOR DESIGN ENGINEERS
Texas Instruments Incorporated
6.- PRINCIPIOS DIGITALES
Thokein ; Serie Schaum, Mc. Graw Hill
7.- SISTEMAS ELECTRONICOS DIGITALES
Mandado Enrique; Marcombo
8.- INTRODUCCION A LA TECNOLOGIA DIGITAL
Porat & Barna; Limusa
9.- DISEO DIGITAL Principios y Prcticas
John F. Wakerly; Prentice Hall
10.- FUNDAMENTOS DE SISTEMAS DIGITALES
Floyd T. L. ; Prentice Hall
11.- Electronic Work-Bench
(Interactive Image Technologies LTD)
12.- PSpice
(MicroSim Corporation)
13.- PAGINA: http://www.itc.mx/academias/electronica/anselmo/anselmo.html










Anselmo Ramrez Gonzlez
Ing. Ind. en Electrnica
I.T. de San Luis Potos

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LISTA DE MATERIAL

1 CIRCUITOS INTEGRADOS SN7400N (COMPUERTAS NAND DE 2 ENTRADAS)
1 " " SN7402N ( " NOR DE 2 ENTRADAS)
1 " " SN7404N ( " NOT)
5 " " SN7408N ( " AND DE 2 ENTRADAS)
5 " " SN7432N ( " OR DE 2 ENTRADAS)
4 " " SN7448N (DECODIFICADOR BCD A 7 SEGMENTOS)
2 " " SN7476N (FLIP-FLOP J-K CON CLEAR)
2 " " SN7483N o 283 (SUMADOR BINARIO DE 4 Bit's)
1 " " SN7485N (COMPARADOR DE MAGNITUD 4 Bits)
1 " " SN7486N (COMPUERTA OR-EX DE 2 ENTRADAS)
4 " " SN74153N (MULTIPLEXOR 4-1)
2 " " SN74190N (CONTADOR BCD)
2 " " SN74192N (CONTADOR BCD CON CLEAR)
1 " " SN74194N (REGISTRO DE CORRIMIENTO)
1 " " SN74193N (CONTADOR BINARIO DE 4 BIT'S)
1 SN74181N (UNIDAD LOGICA ARITMETICA)
2 " " NE555 (CRONIZADOR)
2 DISPLAY DE 2 DIGITOS C/U (CATODO COMUN)
3 TABLILLA PROJEC-BOARD B&H MODELO GL-12
15 LED'S
12 RESISTENCIAS DE 220 , 1/2 W.
1 RESISTENCIA DE 1 K, 1/2 W.
1 PRESET DE 100 K
1 CAPACITOR ELECTROLITICO DE 10 F, 16 V.
1 CAPACITOR ELECTROLITICO DE 1 F, 16 V.
1 PINZAS DE PUNTA
1 PINZAS DE CORTE
1 Porta-Pilas, tres de 1.5 V; tamao 2A















Color de los Alambres Telefnicos

Rojo V
CC

Negro GND

Rojo-Azul "1" uno lgico
Gris "0" cero lgico
Blanco A variable (LSB)
Blanco-AzulA' negacin de A
Azul B variable
Azul-Negro B' negacin de B
Naranja C Variable
Naranja-Negro C' negacin d C
Amarillo D variable (MSB)
Amarillo- Azul D' Negacin D
OBJETIVO
Al trmino del curso, el estudiante ser
capaz de comprender, disear, implementar y
dar mantenimiento a Circuitos Electrnicos
Combinacionales y Secuenciales.
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PRACTICAS

I.- COMPUERTAS LOGICAS
Practica 1.- Compuertas Lgicas usando Circuitos Integrados.

II.- SUMADORES
Practica 2.- Medio y Sumador Completo.
Practica 3.- Medio y Restador Completo.
Practica 4.- Cuadrado de X
Practica 5.- Sumador en BCD.
Practica 6.- A+B de 2 bits
Practica 7.- A-B de 2 bits con signo
Practica 8.- Comparador de magnitud de 2 bits

III.- DECODIFICADORES
Practica 9.- Decodificador Binario a Binario Exceso 3.
Practica 10- Decodificador Binario a BCD.
Practica 11 Decodificador BCD a 7 segmentos.
Practica 12 Decodificador BCD a 7 segmentos utilizando CI

IV.- MULTIPLEXORES.
Practica 13.- Multiplexor 4-1 usando Compuertas Lgicas.
Practica 14.- Multiplexor 4-1 con Circuito Integrado.
Practica 15.- ALU

V.-CONTADORES.
Practica 16.- Flip-Flop y Circuito Cronizador.
Practica 17.- Contador Asncrono Up/Douwn con Flip-Flop's.
Practica 18.- Contador sncrono utilizando Flip-Flop's.
Practica 19.- Contador de cuatro secuencias
Practica 20.- Contadores con Circuitos Integrados.
Practica 21.- Cronmetro
LISTA DE EQUIPO:

1 Fuente de alimentacin 5V, 2A
1 Punta lgica de prueba
1 Multmetro
Por Equipo de Trabajo (20)



Programador de PLD c/software
Terminal PC
Analizador Lgico
5 Para el Lab. de Digitales




1 Software Cupl para
programacin de PLD
1 Software Electronics WorkBench
1 Software Pspice
Licencias para RED

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I . INTRODUCCION.


El concepto de computador digital s remonta a Charles Babbage, quien desarrolla
un basto dispositivo de computacin mecnico hacia 1830. El primer computador digital
funcional fue construido en 1944 en la Universidad de Harvard, pero en lo electromecnico,
no electrnico. La Electrnica Digital moderna comenz en 1946 con un computador
digital electrnico llamado ENIAC, que fue fabricado con vlvulas de vaco. Aunque
ocupaba una habitacin entera, ENIAC no tenia ni siquiera la potencia que puede tener hoy
en da una calculadora de bolsillo.


l termino Digital se deriva de la forma en que los computadores realizan las
operaciones: contando dgitos. Durante muchos aos, las aplicaciones de electrnica digital
se limitaron a sistema de computador. Hoy en da, la tecnologa digital tiene aplicacin en
una amplia variedad de reas de los computadores. Estas aplicaciones, como son los
sistemas telefnicos, de radar, sistemas de navegacin , sistemas militares, instrumentacin
medica, control de procesos industriales y electrnica de consumo, usan todos ellos tcnicas
digitales. La tecnologa digital ha progresado desde los circuitos de vlvulas de vaco hasta
los circuitos integrados y los microprocesadores.




1.1 SISTEMAS NUMERICOS.

1.1.1 SISTEMAS NUMERICOS.

El sistema de numeracin binario y los cdigos digitales son fundamentales para la
electrnica digital. Este tema esta enfocado principalmente al sistema de numeracin
binario y sus relaciones con otros sistemas de numeracin tales como el decimal,
hexadecimal y Octal. Se cubren las operaciones aritmticas con nmeros binarios con el fin
de proporcionar una base para entender como trabajan los computadores y muchos otros
tipos de sistemas digitales. Tambin cubren cdigos digitales tales como el cdigo decimal
binario (Binary Coded Decimal, BCD), el cdigo Gray, el cdigo de exceso-3 y el ASCII, y
se introduce el mtodo de paridad para la detencin de errores en el cdigo.


Binario base 2 (0, 1); 1010
2

Octal base 8 (0, 1, 2, 3, 4, 5, 6, 7); 741
8

Decimal base 10 (0, 1, 2, 3, 4, 5, 6, 7, 8, 9); 1999
Hexadecimal base 16 (0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F); BEBE
H





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NOTACION POSICIONAL



N = ( a
n-1
a
n-2
... a
1
a
0
. a
-1
a
-2
... a
-m
)
r


. Punto que separa enteros de fracciones
r Base
n Nmero de dgitos enteros a la izquierda del punto
m Nmero de dgitos fraccionarios
a
n-1
Dgito ms significativo (MSD)
a
-m
Dgito menos significativo (LSD)



NOTACION POLINOMIAL.

=
=
1 n
m i
i
i
r a N

a
i
Dgito entero i cuando 0 1 i n
a
i
Dgito fraccionario i cuando m i 1



CONVERSIONES DE SISTEMA DECIMAL A BINARIO, HEXADECIMAL.



10 1010
2

Por divisin sucesiva:
10 0
5 1
2 0
1 1


16F.0D
H
________
10


13*16
-2
+15*16
0
+6*16
1
+1*16
2
= 367.05078



10.5 1010.10
2


10 0
5 1
2 0
1 1

0.5*2 = 1.0
0*2 = 0.0
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1.1.2 CONVERSIONES DE SISTEMAS NUMERICOS:

1010
2
____________
10


0*2
0
+ 1*2
1
+ 0*2
2
+ 1*2
3
= 10

721
8
____________
10


1*8
0
+ 2*8
1
+ 7*8
2
= 465

3A1
H
____________
10


1*16
0
+ 10*16
1
+ 3*16
2
= 929

4321
5
____________
10


1*5
0
+ 2*5
1
+ 3*5
2
+ 4*5
3
= 586

3213
4
____________
10


3*4
0
+ 1*4
1
+ 2*4
2
+ 3*4
3
= 231

721.5_____________
10


5*8
-1
+1*8
0
+2*8
1
+7*8
2
= 465.625

1010.1
2
___________
10


1*2
-1
+0*2
0
+1*2
1
+0*2
2
+1*2
3
= 10.5

2BB.A
H
__________
10


10*16
-1
+11*16
0
+11*16
1
+2*16
2
= 699.625

1111.11
2
_________
10


1*2
-2
+1*2
-1
+1*2
0
+1*2
1
+1*2
2
+1*2
3
= 15.75

621.07
8
_________
10


7*8
-2
+1*8
0
+2*8
1
+6*8
2
= 401.109375

1101.01
2
________
10


1*2
-2
+0*2
-1
+1*2
0
+1*2
2
+1*2
3
= 13.25

EJERCICIOS:

1. Convertir a decimal los siguientes nmeros
binarios:
(a) 11 (b) 100 (c) 111 (d) 1000
(e) 1001 (f) 1100 (g) 1011 (h) 1111

2. Convertir a decimal los siguientes nmeros
binarios:
(a) 110011.11 (b) 101010.01
(c) 1000001.111 (d) 1111000.101
(e) 1011100.10101 (f) 1110001.0001
(g) 1011010.1010 (h) 1111111.11111

3. Convertir a binario cada uno de los
nmeros decimales:
(a) 10 (b) 17 (c) 24 (d) 48
(e) 61 (f) 93 (g) 125 (h) 186

4. Convertir en binario cada uno de los
nmeros fraccionarios indicados:
(a) 0.32 (b) 0.246 (c) 0.0981

5. Convertir a binario cada uno de los
nmeros decimales indicados utilizando la
divisin sucesiva por 2:
(a) 15 (b) 21 (c) 28 (d) 34
(e) 40 (f) 59 (g) 65 (h) 73

6. Convertir a binario cada uno de los
nmeros decimales fraccionarios indicados
utilizando la multiplicacin sucesiva por 2.
(a) 0.98 (b) 0.347 (c) 0.9028

7. Generar la secuencia binaria para las
secuencias decimales:
(a) de 0 a 7 (b) de 8 a 15 (c) de 16 a 31
(d) de 32 a 63 (e) de 64 a 75

8. Convertir a decimal los siguientes nmeros
binarios:
(a) 1110 (b) 1010 (c) 11100 (d)10000
(e)10101 (f) 11101 (g) 10111 (h) 11111

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23 10111
2


23 1
11 1
5 1
2 0
1 1




16.78 10000.110001
2




16 0
8 0
4 0
2 0
1 1


134.75 10000110.11
2



134 0
67 1
33 1
16 0
8 0
4 0
2 0
1 1

EJEMPLOS:

6 0110
2
* 13 1101
2
D
16
15
8

32.05 100000.00001100
2
* 99.9 1100011.1110011
2

134.75 10000110.11
2

30A.0B
H
001100001010.00001011
2
! 13 1101
2
D
16
15
8

111 111 101
2
1FD
H
! 99.9 1100011.1110011
2

273
8
BB
H
! 134.75 10000110.11
2

6 0110
2
! 32.05 100000.00001100
2



0.75*2 = 1.50
0.50*2 = 1.00
0.78*2 = 1.56
0.56*2 = 1.12
0.12*2 = 0.24
0.24*2 = 0.48
0.48*2 = 0.96
0.96*2 = 1.92

32.05 100000.000011
2


32 0
16 0
8 0
4 0
2 0
1 1

0.05*2= 0.10
0.10*2= 0.20
0.20*2= 0.40
0.40*2= 0.80
0.80*2= 1.60
0.60*2= 1.20
89 1011001
2


89 1
44 0
22 0
11 1
5 1
2 0
1 1


80 120
8

80 0
10 2
1 1
80 50
H


80 0
5 5

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473.25 111011001.010
2





473 1
236 0
118 0
59 1
29 1
14 0
7 1
3 1
1 1


16.25 20.2
8


16 0
2 2


16.25 10.4
H


16 0
1 1

Tabla Binario-Octal de tres bits Tabla Binario-Hexadecimal para 4 bits



















0.25*2= 0.50
0.50*2= 1.00
0.25*8=2.00
0.25*16=4.00
75.38 4B.614
H


75 B
4 4
0.38*16=6.08
0.08*16=1.28
0.28*16=4.48
75.38 113.3024
8


75 3
9 1
1 1
0.38*8=3.04
0.04*8=0.32
0.32*8=2.56
0.56*8=4.48
32.75 40.6
8


32 0
4 4
0.75*8=6.00
32.75 20.C
H


32 0
2 2
0.75*16=12.00
BINARIO OCTAL

000
001
010
011
100
101
110
111


0
1
2
3
4
5
6
7

BINARIO HEXADECIMAL

0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111


0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
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1.1.3 COMPLEMENTOS:

complemento N r r
n

complemento N r r r
m n


1


DECIMAL BINARIO OCTAL
COMPLEMENTO r
COMPLEMENTO r-1
10
9
2
1
8
7


EJEMPLOS:

Obtenga el complemento a 10 ( r ) de 1998

N r
n

r Base
n Numero de dgitos enteros
N Cantidad


10
4
1998 = 10000 1998 = 8002

Complemento de 8002

10
4
8002 = 1998



OBTENCION DEL COMPLEMENTO A 2 DE:

1101
2

r
11
2
!

1000
2

r
1000
2

101110
2

r
10010
2


= 2
4
1101
2
= 0011
2
= 2
4
1000 = 1000
2

= 2
6
10110 = 10010
2

= 16 13 = 3 = 16 8 = 8
= 64 46 = 18
1010
2

r
110
2
! 1010.1
r
0101.1
2


= 2
4

1010 = 110
2
= 2
4
1010.1 = 0101.1
= 16 10 = 6 = 16 10.5 = 5.5
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mcfs y vuo
Cambiar ceros por unos
y unos por ceros.
Dirigirse al bit menos significativo y fijarse si es cero o si es uno, si es cero no cambia
pero si es uno, el primero se deja igual y a partir de ah los dems cambian de cero a uno y
de uno a cero.

1011
2

r
0101
2
! 10100
2

r
011000
2
! 1111
2

r
0001
2



COMPLEMENTO A 1:




N r r
m n



1010
2

1 r
0101
2


= 2
4
2
0
1010 = 101
= 16 1 10 = 5

1011
2

1 r
0100
2


1010.1
2

1 r
0101.0
2


RESTA BINARIA CON COMPLEMENTOS.

1010 1010
-101
r
1011 +
0101 1 0101






1011101 1011101
- 1100110
r
0011010 +
- 0001001 0 1110111
r
0001001






El uno indica que el resultado de la
resta es positivo. Y que la suma es la
diferencia.
El cero indica que el resultado de la
resta es negativo. Y a la suma obtener
su complemento a dos para que
funcione como diferencia.
EJERCICIOS:

1. Determinar el complemento a 1 de los
siguientes nmeros binarios.

(a) 101 (b) 110 (c) 1010
(d) 11010111 (e) 1110101 (f) 00001
(g) 10111001 (h) 11010 (i) 10111
(j) 001101

2. Determinar el complemento a 2 de los
siguientes nmeros binarios.

(a) 10 (b) 111 (c) 1001
(d) 1101 (e) 1110 (f) 10011
(g) 10110000 (h) 00111101(i) 11001000
(j) 10111 (k) 11111 (l) 010001

3. Realizar las siguientes restas utilizando el
complemento a 2.

(a) 00110011 - 00010000
(b) 01100101 - 11101000
(c) 110 - 010
(d) 00110010 - 01110111
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 13
mcfs y vuo
RESTA BINARIA CON COMPLEMENTO A UNO.


1011101 1011101
-1100110
1 r
0011001 +
-0001001 01110110
1 r
0001001

10111 10111
- 01111
1 r
10000 +
1000 1 00111
1 +
1000


1.1.4 OPERACIONES BINARIAS.

SUMA BINARIA:

A 1
er
termino
+ B 2
o
termino
C S Suma


C
arry
(acarreo)

EJEMPLOS:

100 ! 101 ! 1011
+11 + 11 + 111
111 1000 10010

1111 ! 11111 ! 1011
+ 101 1111 10000
1011 + 111 + 11010
11111 110101 110101


RESTA BINARIA:

A Minuendo
- B Sustraendo
D Diferencia

B
orrow


A B C S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
A B
D
0 0 0 0
0 1 1 1
1 0 0 1
1 1 0 0
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Ing. Anselmo Ramrez Gonzlez 14
mcfs y vuo

EJEMPLOS:

! 111 ! 1010 ! 1011101
- 11 - 101 - 1100110
100 0101 11110111


MULTIPLICACION BINARIA.


A primer factor
B segundo factor
P

1010 ! 110111
* 11 * 101
1010 110111
1010 000000
11110 110111
100010011

DIVISION BINARIA.


C
B A
R



1 . 1001
11101 11
11
0101
11
100
11
11
11
0






A B P
0 0 0
0 1 0
1 0 0
1 1 1
EJERCICIOS:

1. Sumar los nmeros binarios:

(a) 11+01 (b) 10+10 (c) 01+11
(d) 111+110 (e) 1001+101(f) 1101+1011
(g) 11010+01111 (h) 11+11
(i) 100+10 (j) 111+11 (k) 110+100
(l) 1101+1010 (m) 10111+01101

2. Realizar la sustraccin directa de los
siguientes nmeros binarios:

(a) 11-1 (b) 101-100 (c) 110-101
(d) 1110-11 (e) 1100-1001
(f) 11010-10111 (g) 110-010
(h) 101-011 (i) 11-01
(j) 1101-0100
(k) 1001-0111

3. Realizar las siguientes multiplicaciones
binarias:

(a) 11x11 (b) 100x10 (c) 111x101
(d) 1001x110 (e) 1101x1101(f) 1110x1101
(g) 110x111

4. Dividir los nmeros binarios siguientes:

(a) 100 10 (b) 1001 11 (c) 1100 100
(d) 1100011 (e) 110 11 (f) 11010
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Ing. Anselmo Ramrez Gonzlez 15
mcfs y vuo

1.2 ALGEBRA BOOLEANA

Es un conjunto de variables Booleanas, las cuales pueden operarse con suma lgica,
producto lgico o negacin( ' , , + ); y cuyos elementos son 0 y 1. En resumen: { } 1 0, ; ' , , ; + B

* multiplicacin lgica (AND) ' negacin (NOT)
+ suma lgica (OR) B conjunto de variables Booleanas.

1.2.4 Axiomas de Boole

No. Nombre Multiplicacin Suma
A
1
Idempotencia X X = X X+X=X
A
2
Conmutativa X Y = YX X+Y=Y+X
A
3
Asociativa X (Y Z) = (X Y) Z X + (Y + Z) = (X + Y) + Z
A
4
Absortiva X (X + Y) = X X + (X Y) = X
A
5
Distributiva X (Y + Z) = X Y + X Z X + (Y Z) = (X + Y) (X + Z)
A
6
Elemento Nulo X 1 = X X + 0 = X
A
7
Complemento X X' = 0 X + X'= 1


Teoremas de Demorgan

( )
( )
' ' '
' ' '
...... ' ...... )
...... ' ...... )
n n
n n
X X X X X X b
X X X X X X a
+ + + =
= + + +
2 1 2 1
2 1 2 1

Teorema de Shannon

( ) ( ) ( ) + = + , , ,..., , ' , , ,..., ,
' ' '
n n
X X X f X X X f
2 1 2 1


Teoremas de Expansin

( ) ( ) ( )
( ) ( ) [ ] ( ) [ ]
n n n
n n n
X X f X X X f X X X X f b
X X f X X X f X X X X f a
,..., , ,..., , ,..., , )
,..., , ,..., , ,..., , )
'
'
2 1 2 1 2 1
2 1 2 1 2 1
1 0
0 1
+ + =
+ =



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Ing. Anselmo Ramrez Gonzlez 16
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1.2.6 SIMPLIFICACION DE FUNCIONES BOOLEANAS:
1.2.6.1 DEMOSTRACION DE AXIOMAS.
X * X = X X + X = X Suma lgica
Usando una tabla de verdad:
X X+X
0
1
0
1

X + ( X * Y ) = X
X Y X + Y X * Y X + ( X * Y )
0 0
0 1
1 0
1 1
0
1
1
1
0
0
0
1
0
0
1
1



X * ( X + Y ) = X
X Y X + Y X * ( X+Y )
0 0
0 1
1 0
1 1
0
1
1
1
0
0
1
1


X * 1 = X
X 1 X
0
1
1
1
0
1


X * X' = 0 X + X' = 1
X X` X * X` X + X`
0
1
1
0
0
0
1
1


X Y Z X * Y Y * Z X * ( Y * Z ) ( X * Y ) * Z
00
01
02
03
04
05
06
07
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
0
0
0
0
0
1
1
0
0
0
1
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
X X*X
0
1
0*0=0
1*1=1
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EJERCICIOS:
1. Determine por medio de una tabla de verdad la validez del teorema de DeMorgan para
tres variables: (ABC)' = A' + B' + C'.
2. Simplifique las siguientes expresiones usando lgebra Booleana.
a. A + AB
b. AB + AB'
c. A'BC + AC
d. A'B + ABC' + ABC
e. AB + A(CD + CD')
f. (BC' + A'D) (AB' + CD')
3. Siguiendo el teorema de DeMorgan, muestre que:
a. (A + B)' (A' + B')' = 0
b. A + A'B + A'B' = 1
4. Simplifique las siguientes funciones Booleanas por medio de mapas de tres variables.
a. F(x, y, z) = ! (0, 1, 5, 7)
b. F(x, y, z) = ! (1, 2, 3, 6, 7)
c. F(x, y, z) = ! (3, 5, 6, 7)
d. F(A, B, C) = ! (0, 2, 3, 4, 6)
5. Simplifique las siguientes funciones Booleanas por medio de mapas de cuatro variables.
a. F(A, B, C, D) = ! (4, 6, 7, 15)
b. F(A, B, C, D) = ! (3, 7, 11, 13, 14, 15)
c. F(A, B, C, D) = ! (0, 1, 2, 4, 5, 7, 11, 15)
d. F(A, B, C, D) = ! (0, 2, 4, 5, 6, 7, 8, 10, 13, 15)

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Ing. Anselmo Ramrez Gonzlez 18
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1.2.6.2 MAPAS DE KARNAUGH.- Mtodo tabular para simplificar funciones Booleanas

Un mapa de Karnaugh proporciona un mtodo sistemtico de simplificacin de
expresiones Booleanas y, si se simplifica adecuadamente, genera las expresiones suma de
productos y producto de sumas ms simples posibles. Como hemos visto, la efectividad de
la simplificacin de algebraica depende de nuestra familiaridad con las leyes, reglas y
teoremas del lgebra Boleaba y de nuestra habilidad a la hora de aplicarlas. Por otro lado, el
mapa de Karnaugh es bsicamente una "receta" para la simplificacin.

Un mapa de Karnaugh es similar a una tabla de verdad, ya que muestra todos los
posibles valores de entrada y la salida resultante para cada valor. En vez de estar organizada
en filas y columnas como una tabla de verdad, el mapa de Karnaugh es una secuencia de
celdas en la que cada celda representa un valor binario de las variables de entrada. Las
celdas se disponen de manera que la simplificacin de una determinada expresin consiste
en agrupar adecuadamente las celdas.

Para una variable, f (A)





Para 2 variable, f (B, A)






Para 3 variables, f (C, B, A)






Para 4 variables, f (D, C, B, A)







Para 5 variables, f (E, D, C, B, A)
E' E E' E






D D'

D
D' D
0 1
D
D' D
0 1
A' A
B' B'A' B'A
B BA' BA
A' A
B' 00 01
B 10 11
A' A
B' 0 1
B 2 3
B'A' B'A BA BA'
C'
C
B'A' B'A BA BA'
C' 000 001 011 010
C 100 101 111 110
00 01 11 10
0 0 1 3 2
1 4 5 7 6
B'A' B'A BA BA'
D'C'
D'C
DC
DC'
B'A' B'A BA BA'
D'C' 0000 0001 0011 0010
D'C 0100 0101 0111 0110
DC 1100 1101 1111 1110
DC' 1000 1001 1011 1010
00 01 11 10
00 0 1 3 2
01 4 5 7 6
11 12 13 15 14
10 8 9 11 10
B'A' B'A BA BA'
D'C'
D'C
DC
DC'
B'A' B'A BA BA'
D'C'
D'C
DC
DC'
00 01 11 10
00 0 1 3 2
01 4 5 7 6
11 12 13 15 14
10 8 9 11 10
00 01 11 10
16 17 19 18
20 21 23 22
28 29 31 30
24 25 27 26
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Ing. Anselmo Ramrez Gonzlez 19
mcfs y vuo
Para 6 variables, f (F, E, D, C, B, A)

E' E F'ED'C'BA'
0 1 0 0 1 0
18
F'




F



FE'D'CB'A
1 0 0 1 0 1
37


Mapa de Karnaugh para una sola variable

2
n
posibles combinaciones




n = 1 2
1
=2

x
1
' x
1

X1'
0
X
1

1



n = 2 f ( X
1
,X
2
)


2
2
= 4 combinaciones

X
2
X
2










El mapa tiene 2 celdas 2 casilleros.

Las dos celdas son adyacentes.
ADYACENCIA:

0 -- 1
0 -- 2
1 -- 3
2 -- 3
X
1
X
2

0 0
0
X
1
X
2
0 1
1
X
1
X
2

1 0
2
X
1
X
2
1 1
3

X
1
'


X
1
00 01 11 10
00 0 1 3 2
01 4 5 7 6
11 12 13 15 14
10 8 9 11 10
00 01 11 10
00 32 33 35 34
01 36 37 39 38
11 44 45 47 46
10 40 41 43 42
00 01 11 10
16 17 19 18
20 21 23 22
28 29 31 30
24 25 27 26
00 01 11 10
48 49 51 50
52 53 55 54
60 61 63 62
56 57 59 58
Obtencin de la Ecuacin Simplificada

Agrupar mintrminos adyacentes
El nmero de mintrminos agrupados
debe provenir de 2
n

Todo mintrmino expuesto en el
mapa debe estar representado en la
ecuacin simplificada
Recomendado hasta para 5 variables
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Ing. Anselmo Ramrez Gonzlez 20
mcfs y vuo
n = 3 f ( X
1
,X
2
,X
3
) 2
3
= 8 celdas

X
2
' X
2






X
3
' X
3
X
3
'

n = 4 f ( X
1
,X
2
,X
3
,X
4
) 2
4
= 16 celdas

X
3
X
3








X
4
' X
4
X
4
'

n = 5 f(X
1
, X
2
, X
3
, X
4
, X
5
) 2
5
= 32 celdas
X
4
' X
4








X
4
' X
4

ADYACENCIA:
0 -- 1
0 -- 4
0 -- 2
1 -- 5
1 -- 3
3 -- 7
5 -- 7
5 -- 4
2 -- 6
2 -- 3
4 -- 6
6 -- 7
X
1
'X
2
'X
3
'
0 0 0
0
X
1
'X
2
'X
3
0 0 1
1
X
1
'X
2
X
3
0 1 1
3
X
1
'X
2
X
3
'
0 1 0
2
X
1
X
2
'X
3
'
1 0 0
4
X
1
X
2
'X
3
1 0 1
5
X
1
X
2
X
3
1 1 1
7
X
1
X
2
X
3
'
1 1 0
6
X
1
X
2
X
3
X
4

0 0 0 0
0
X
1
X
2
X
3
X
4
0 0 0 1
1
X
1
X
2
X
3
X
4
0 0 1 1
3
X
1
X
2
X
3
X
4

0 0 1 0
2
X
1
X
2
X
3
X
4

0 1 0 0
4
X
1
X
2
X
3
X
4
0 1 0 1
5
X
1
X
2
X
3
X
4
0 1 1 1
7
X
1
X
2
X
3
X
4

0 1 1 0
6
X
1
X
2
X
3
X
4

1 1 0 0
12
X
1
X
2
X
3
X
4

1 1 0 1
13
X
1
X
2
X
3
X
4
1 1 1 1
15
X
1
X
2
X
3
X
4

1 1 1 0
14
X
1
X
2
X
3
X
4

1 0 0 0
8
X
1
X
2
X
3
X
4
1 0 0 1
9
X
1
X
2
X
3
X
4
1 0 1 1
11
X
1
X
2
X
3
X
4

1 0 1 0
10
ADYACENCIAS:

0 -- 1
0 -- 4
0 -- 2
0 -- 8
5 -- 1
5 -- 4
5 -- 7
5 -- 13
X
1
'X
2
'X
3
'X
4
'X
5
'
0 0 0 0 0
0
X
1
'X
2
'X
3
'X
4
'X
5
0 0 0 0 1
1
X
1
'X
2
'X
3
'X
4
X
5

0 0 0 1 1
3
X
1
'X
2
'X
3
'X
4
X
5
'
0 0 0 1 0
2
X
1
'X
2
'X
3
X
4
'X
5
'
0 0 1 0 0
4
X
1
'X
2
'X
3
X
4
'X
5
0 0 1 0 1
5
X
1
'X
2
'X
3
X
4
X
5
0 0 1 1 1
7
X
1
'X
2
'X
3
X
4
X
5
'
0 0 1 1 0
6
X
1
'X
2
X
3
X
4
'X
5
'
0 1 1 0 0
12
X
1
'X
2
X
3
X
4
'X
5
0 1 1 0 1
13
X
1
'X
2
X
3
X
4
X
5
0 1 1 1 1
15
X
1
'X
2
X
3
X
4
X
5
'
0 1 1 1 0
14
X
1
'X
2
X
3
'X
4
'X
5
'
0 1 0 0 0
8
X
1
'X
2
X
3
'X
4
'X
5
0 1 0 0 1
9
X
1
'X
2
X
3
'X
4
X
5

0 1 0 1 1
11
X
1
'X
2
X
3
'X
4
X
5
'
0 1 0 1 0
10
X
1
'

X
1
X
1
'




X
1


X
2
'


X
2



X
2
'
X
2
'




X
2

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Ing. Anselmo Ramrez Gonzlez 21
mcfs y vuo








X
5'
X
5
X
5
'

EJERCICIOS:
1. Reducir la funcin especificada en la siguiente tabla de verdad a su forma suma de
productos mnima mediante mapas de Karnaugh.








2. Utilizar el mapa de Karnaugh para implementarla forma de productos mnima de la
funcin lgica especificada en la siguiente tabla de verdad.














3. Resolver el problema anterior para una situacin en que las seis ultimas combinaciones
binarias no estn permitidas.


X
1
X
2
'X
3
'X
4
'X
5
'
1 0 0 0 0
16
X
1
X
2
'X
3
'X
4
'X
5
1 0 0 0 1
17
X
1
X
2
'X
3
'X
4
X
5
1 0 0 1 1
19
X
1
X
2
'X
3
'X
4
X
5
'
1 0 0 1 0
18
X
1
X
2
'X
3
X
4
'X
5
'
1 0 1 0 0
20
X
1
X
2
'X
3
X
4
'X
5
1 0 1 0 1
21
X
1
X
2
'X
3
X
4
X
5
1 0 1 1 1
23
X
1
X
2
'X
3
X
4
X
5
'
1 0 1 1 0
22
X
1
X
2
X
3
X
4
'X
5
'
1 1 1 0 0
28
X
1
X
2
X
3
X
4
'X
5
1 1 1 0 1
29
X
1
X
2
X
3
X
4
X
5
1 1 1 1 1
31
X
1
X
2
X
3
X
4
X
5
'
1 1 1 1 0
30
X
1
X
2
X
3
'X
4
'X
5
'
1 1 0 0 0
24
X
1
X
2
X
3
'X
4
'X
5
1 1 0 0 1
25
X
1
X
2
X
3
'X
4
X
5
1 1 0 1 1
27
X
1
X
2
X
3
'X
4
X
5
'
1 1 0 1 0
26
X
3
'



X
3





X
3
'
Entradas
A B C
Salida
X
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
1
1
0
1
1
1
0
1
Entradas
A B C D
Salida
X
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0
1
1
0
0
0
1
1
1
0
1
0
1
1
0
1
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 22
mcfs y vuo
EJEMPLOS: Simplifique las funciones siguientes, por mapas de Karnaugh.










CIN AB
00 01 11 10 00 01 11 10
0 0
1 1

S = C
in
A A C
out
= AB + C
in
B + C
in
A
00 01 11 10
0
1


out
= AB +
in
'B +
in
'A

Simplifique:
F
1
(D,C,B,A) = ( )

=
4
1
14 12 10 8 6 4 2 0
n
, , , , , , ,
DC BA
00 01 11 10
00
01
11
10

F
2
(D,C,B,A) = ( )

=
4
1
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
n
, , , , , , , , , , , , , , ,
00 01 11 10
00
01
11
10

0 1 0 1
1 0 1 0
F
1
= A'
F
2
=1
C
in
A B C
out
S
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
0 1
0 1
1 0
0 1
1 0
1 0
1 1
( ) ( )
( ) ( )

=
=
=
=
3
1
3
7 , 6 , 5 , 3 , ,
7 , 4 , 2 , 1 , ,
n
in out
n
in
B A C C
B A C S
0 0 1 0
0 1 1 1
0 1 1 1
0 0 1 0
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 1 1 1
1 1 1 1
1 1 1 1
1 1 1 1
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 23
mcfs y vuo
F
3
(D,C,B,A) = ( )

=
4
1
10 8 2 0
n
, , ,
00 01 11 10
00
01
11
10


F
4
(D,C,B,A) = ( )

=
4
1
15 13 10 8 7 5 2 0
n
, , , , , , ,
00 01 11 10
00
01
11
10


F
5
(D,C,B,A) = ( )

=
4
1
14 12 8 9 6 4 1 0
n
, , , , , , ,
00 01 11 10
00
01
11
10



F
6
(A,B,C,D) = ( )

=
4
1
15 14 13 12 11 10 9 8 7 6 1 0
n
, , , , , , , , , , ,
AB CD
00 01 11 10
00
01
11
10



F
3
=C'A'
F
4
= C'A' + CA
F
5
= C'B' + CA'
F
6
= A + BC + B'C'
1 0 0 1
0 1 1 0
0 1 1 0
1 0 0 1

1 1 0 0
1 0 0 1
1 0 0 1
1 1 0 0

1 1 0 0
0 0 1 1
1 1 1 1
1 1 1 1
1 0 0 1
0 0 0 0
0 0 0 0
1 0 0 1
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 24
mcfs y vuo
F
7
(E,D,C,B,A) = ( )

=
5
1
31 30 26 24 23 22 18 16 15 14 10 8 7 6 4 2 0
n
, , , , , , , , , , , , , , , ,
DC BA
00 01 11 10 00 01 11 10
00 00
01 01
11 11
10 10


F
8
= (F,E,D,C,B,A) = ( )

=
6
1
62 60 4 2 0
n
, ,..., , ,
DC BA
00 01 11 10 00 01 11 10
00 00
01 01
11 11
10 10

00 00
01 01
11 11
10 10



F
9
= (F,E,D,C,B,A) = ( )

=
6
1
63 61 59 5 3 1
n
, , ,..., , ,
00 01 11 10 00 01 11 10
00 00
01 01
11 11
10 10

00 00
01 01
11 11
10 10

F
8
+ F
9
= 1
F
7
= C'A' + CB
F
8
= A'
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
0 1 1 0
F
9
= A
1 0 0 1
0 0 1 1
0 0 1 1
1 0 0 1
1 0 0 1
0 0 1 1
0 0 1 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 25
mcfs y vuo
1.2.6.3 Quine - Mc Cluskey.- Mtodo tabular para simplificar funciones Booleanas

Procedimiento:
1. Encontrar los implicantes primos de la funcin
2. Construir la tabla de implicantes primos y encontrar los implicantes primos esenciales
de la funcin
3. Incluir los implicantes primos esenciales en la suma mnima.
4. Despus de borrar todos los implicantes primos esenciales de la tabla de implicantes
primos, determinar los renglones dominados y las columnas dominantes en la tabla,
borrar todos los renglones dominados y las columnas dominantes, y encontrar los
implicantes primos esenciales secundarios.
5. Repetir los pasos 3 y 4 hasta obtener una cobertura mnima de los trminos de la
funcin.
Para el punto 1:
a) Representar cada mintrmino de la forma cannica de suma de productos como un
cdigo binario. Por ejemplo
' '
4 3 2 1
X X X X representarlo como 1010
b) Encontrar el nmero decimal correspondiente a ese cdigo binario.
c) Definir el nmero de 1s en el cdigo binario como el ndice del nmero. Agrupar todos
los nmeros binarios del mismo ndice en un grupo correspondiente. Listar todos los
grupos en una columna siguiendo un orden ascendente en el valor del ndice. Dentro de
cada grupo, los cdigos y sus equivalentes nmeros decimales se listan tambin en orden
ascendente.
d) Empezando con los trminos en el grupo de menor ndice, comparar cada uno con los del
grupo de ndice mayor en 1, eliminando las variables redundantes segn la propiedad 1.
e) Marcar con todos los trminos que se incluyan en alguna combinacin. Los trminos
que se queden sin marcar son los implicantes primos.
f) Repetir los pasos d y e hasta que no sea posible realizar ninguna otra reduccin; entonces
se habr obtenido el conjunto de implicantes primos, sealando cada uno de ellos con
una letra mayscula (A, B, C, ...).
Para el paso 2:
a) Construir una tabla que tenga tantas columnas como mintrminos haya en la funcin;
cada columna est marcada con el nmero decimal que representa al mintrmino. La
tabla tendr tantos renglones como implicantes primos se hayan encontrado en el paso 1
y deben, por lo tanto, estar marcadas con las letras A, B, C, ... .
b) Dentro de la tabla, marcar con una x, que cierto implicante cubre a un mintrmino.
c) Encontrar todas las columnas que tengan una sola x y encerrar sta con un crculo.
Marcar con un asterisco los renglones en el que se encuentre alguna . Estos renglones
corresponden a los implicantes primos esenciales.

INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 26
mcfs y vuo
Definicin:
Dos renglones (columnas) I y J de una tabla de implicantes primos que tienen x
s

exactamente en las mismas columnas (renglones) se dice que son iguales (I=J).
Definicin:
Sean I y J dos columnas de una tabla de implicantes primos. Se dice que la columna I
domina a la columna J (I J) si I=J si la columna I tiene xs en todos los renglones
donde la columna J tiene xs. Se dice que la columna I es dominante y la columna J es
dominada.
Definicin:
Sean I y J dos renglones de una tabla de implicantes primos. Se dice que el rengln I
domina al rengln J (I J) si I = J o si rengln I tiene xs en todos las columnas donde el
rengln J tiene x
s
. Se dice que el rengln I es dominante y el rengln J es dominado.
Todas las columnas dominantes y los renglones dominados se pueden eliminar de una tabla
de implicantes primos sin afectar el resultado de la minimizacin. Esto es debido a que est
garantizado que la columna dominante est cubierta por el rengln que cubre a la columna
dominada. De igual manera, est garantizado que las columnas del rengln dominado
estarn cubiertas por el rengln dominante.
Cuando una funcin tiene dont cares, se toman todas los ds como 1s en el proceso de
obtencin de los implicantes primos. En los pasos subsiguientes los ds se toman como 0s.
Definicin:
Una tabla de implicantes primos es semicclica s:
(1) No tiene implicantes primos esenciales, es decir, ninguna columna tiene slo una x
(2) No existe relacin de dominancia entre renglones y columnas
(3) Los costos de los renglones no son iguales.

Para resolver una tabla de implicantes primos semicclica, se elige algn rengln de menor
costo para incluirlo en la suma mnima y entonces utilizar alguna de las tcnicas de
reduccin para eliminar renglones y columnas. El proceso completo se debe repetir para
cada uno de los renglones de menor costo y la suma mnima final ser la que se obtenga al
comparar los costos de las expresiones que resulten de cada eleccin arbitraria de
renglones.

Definicin:
Una tabla de implicantes primos semicclica es cclica si los costos de todos los renglones
son iguales.

INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 27
mcfs y vuo
Ejemplo 1.- Simplificar la funcin f
0
por el mtodo de Quine McCluskey

( ) ( ) ( )

+ =
d m
x x x x x f 22 20 11 31 29 21 18 17 14 10 8 7 6 5 4 2 0
5 4 3 2 1 0
, , , , , , , , , , , , , , , , , ,
,



Indice

Decimal
Representacin binaria
de cada termino
Nmeros
decimales

1 Reduccin
Nmeros
decimales

2 Reduccin
0 0 0 0 0 0 0 0, 2 0 0 0 - 0 0, 2, 4, 6 0 0 - - 0 E
1 2 0 0 0 1 0 0, 4 0 0 - 0 0 0, 2, 8, 10 0 - 0 - 0 F
4 0 0 1 0 0 0, 8 0 - 0 0 0 2, 6, 10, 14 0 - - 1 0 G
8 0 1 0 0 0 2, 6 0 0 - 1 0 2, 6, 18, 22 - 0 - 1 0 H
2 5 0 0 1 0 1 2, 10 0 - 0 1 0 4, 5, 6, 7 0 0 1 - - I
6 0 0 1 1 0 2, 18 - 0 0 1 0 5, 5, 20, 21 - 0 1 0 - J
10 0 1 0 1 0 4, 5 0 0 1 0 - 4, 20, 6, 22 - 0 1 - 0 K
17 1 0 0 0 1 4, 6 0 0 1 - 0
18 1 0 0 1 0 4, 20 - 0 1 0 0
20 1 0 1 0 0 8, 10 0 1 0 - 0
3 7 0 0 1 1 1 5, 7 0 0 1 - 1
11 0 1 0 1 1 5, 21 - 0 1 0 1
14 0 1 1 1 0 6, 7 0 0 1 1 -
21 1 0 1 0 1 6, 14 0 - 1 1 0
22 1 0 1 1 0 6, 22 - 0 1 1 0
4 29 1 1 1 0 1 10, 14 0 1 - 1 0
5 31 1 1 1 1 1 10, 11 0 1 0 1 - A
17, 21 1 0 - 0 1 B
18, 22 1 0 - 1 0
20, 21 1 0 1 0 -
20, 22 1 0 1 - 0
21, 29 1 - 1 0 1 C
29, 31 1 1 1 - 1 D


0 2 4 5 6 7 8 10 14 17 18 21 29 31
A x
*B x
C x x
*D x
E x x x x
*F x x x
*G x x x
*H x x
*I x x x
J x x x
K x x
NOTA: En esta tabla no aparecen los m
d
(11, 20, 22)

( )
( )
3 2 1 5 4 2 5 4 1 5 3 1 5 3 2 1 5 4 2 1 5 4 3 2 1 0
5 4 3 2 1 0
X X X X X X X X X X X X X X X X X X X X x x x x x f
I H G F D B x x x x x f
' ' ' ' ' ' ' ' ' ' '
,
,
, , ,
* * * * * * , , ,
+ + + + + =
+ + + + + =



Una vez ordenadas las
representaciones binarias
(tercera columna), iniciar las
comparaciones
Al comparar una representacin
binaria, marcarla con
En 2 reduccin, s aparece una
comparacin ya existente, es
redundante y no la considere.
Clasificar con una literal las
reducciones no comparadas
Observe las columnas de
reduccin, ah los renglones:
B, D, F, G, H, e I son el
resultado simplificado.
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 28
mcfs y vuo















Una funcin de conmutacin en la forma
cannica de suma de productos
Construya la tabla de implicantes primos
Encontrar los implicantes primos
esenciales, eliminarlos de la tabla e
incluirlos en la forma mnima
Si no se involucro alguna tabla cclica, se obtuvo ya
la forma mnima. De otro modo repetir para otros
renglones de mnimo costo para encontrar la forma
mnima.
Eliminar alguno de los renglones de menor
costo que no se haya elegido previamente e
incluirlo en la forma mnima
Elimina los renglones dominados y las
columnas dominantes
Se han
cubierto
todas las
columnas?
Es la tabla
cclica o
semicclica?
Inicio
Fin
No
Si
No
Grfica de flujo para algoritmo de simplificacin por Quine Mc Cluskey
Determine todos los implicantes primos
por el procedimiento tabular
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 29
mcfs y vuo

II CIRCUITOS COMBINACIONALES.

2.1 CIRCUITOS COMBINACIONALES.



X
1
Z
1
: :
X
n
Z
n


Diagrama a bloque de los circuitos combinacionales.



2.2 COMPUERTAS LOGICAS.


Compuerta Smbolo Tabla de
verdad
Ecuacin Analoga



AND








B A Y =




OR









Y = A + B


NOT




Y = A = A

A B Y
0 0
0 1
1 0
1 1
0
0
0
1
A B Y
0 0
0 1
1 0
1 1
0
1
1
1
A Y
0
1
1
0



LOGICA


COMBINATORIA
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 30
mcfs y vuo



NAND



Y = (A*B)=
AB
= A' + B'



















OR-EX









Y = A B =
AB+ AB



2.3 DISEO DE UN MEDIO SUMADOR BINARIO.


A C = A*B
+ B S = AB + AB = A B
C S



A B C S

0 0
0 1
1 0
1 1


0 0
0 1
0 1
1 0
A B Y
0 0
0 1
1 0
1 1

1
1
1
0
A B Y
0 0
0 1
1 0
1 1
1
0
0
0
A B Y
0 0
0 1
1 0
1 1
0
1
1
0
B A Y + =
= (A+B)'
=A' * B'
NOR
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 31
mcfs y vuo
SUMADOR BINARIO COMPLETO.

C
in
C
out
= C
in
AB + C
in
AB + C
in
AB+ C
in
A
A S= C
in
AB + C
in
AB+ C
in
AB+ C
in
AB
B C
out
= AB + ( A B ) Cin
C
out
S S= C
in
( A B )

Circuito combinacional de un sumador completo

2.4 MEDIO RESTADOR BINARIO.

A = AB
- B D = AB + AB
D D =A B

RESTADOR BINARIO COMPLETO.

out
=
in
(A B) + AB

D=
in
A B


C
in
A B C
out
S
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
0 1
0 1
1 0
0 1
1 0
1 0
1 1
Tabla con variables de entrada y
funciones Booleanas de salida
A B D
0 0
0 1
1 0
1 1
0 0
1 1
0 1
0 0

in
A B
out
D
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0 0
1 1
1 1
1 0
0 1
0 0
0 0
1 1
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 32
mcfs y vuo
Diseo de un circuito combinacional que sume dos trminos, cada uno de ellos de 2 bits.

B
1
B
0

B
1
+ A
1
A
0

B
0
F
2
F
2
F
1
F
0

F
1

A
1
F
0

A
0




B
1
B
0
A
1
A
0
F
2
F
1
F
0

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0
0 0 1
0 1 0
0 1 1
0 0 1
0 1 0
0 1 1
1 0 0
0 1 0
0 1 1
1 0 0
1 0 1
0 1 1
1 0 0
1 0 1
1 1 0















B + A

=
=
4
1
0
) 14 , 12 , 11 , 9 , 6 , 4 , 3 , 1 (
n
F

=
=
4
1
1
) 15 , 12 , 9 , 8 , 6 , 5 , 3 , 2 (
n
F

=
=
4
1
2
) 15 , 14 , 13 , 11 , 10 , 7 (
n
F



A1 A0

00 01 11 10
B1 B0
00 0 1 1 0
01 1 0 0 1
11 1 0 0 1
10 0 1 1 0

F
0
= B
0
A
O
+B
0
A
0





A1 A0

00 01 11 10
B1 B0
00 0 0 1 1
01 0 1 0 1
11 1 0 1 0
10 1 1 0 0
F
0
= B
1
B
0
A
1
+ B
1
A
1
A
0
+
B
1
B
0
A
1
+ B
1
A
1
A
0
+
B
1
B
0
A
1
A
0
+ B
1
B
0
A
1
A
0

= B
1
A
1
(B
0
+ A
0
)
+ B
1
A
1
(B
0
+ A
0
)
+ B
0
A
0
(B
1
A
1
+ B
1
A
1
)
= (B
0
+ A
0
)( B
1
A
1
+ B
1
A
1
)
+ B
0
A
0
(B
1
A
1
+ B
1
A
1
)
= (B
0
A
0
)(B
1
!A
1
)
+ (B
0
A
0
)(B
1
!A
1
)
= (B
0
A
0
) ! (B
1
!A
1
)



A1 A0

00 01 11 10
B1 B0
00 0 0 0 0
01 0 0 1 0
11 0 1 1 1
10 0 0 1 1

F
0
= B
1
A
1
+ B
1
B
0
A
0
+ B
0
A
1
A
0
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 33
mcfs y vuo
Diseo de un circuito combinacional que reste dos cantidades binarias, cada una de ellas de 2 bits, e
indique el signo

B
1
B
0

B
1
- A
1
A
0

B
0
F
S
F
S
D
1
D
0

D
1

A
1
D
0

A
0




B
1
B
0
A
1
A
0
F
S
D
1
D
0

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0
1 0 1
1 1 0
1 1 1
0 0 1
0 0 0
1 0 1
1 1 0
0 1 0
0 0 1
0 0 0
1 0 1
0 1 1
0 1 0
0 0 1
0 0 0




















B - A

=
=
4
1
0
) 14 , 12 , 11 , 9 , 6 , 4 , 3 , 1 (
n
D

=
=
4
1
1
) 13 , 12 , 8 , 7 , 3 , 2 (
n
D

=
=
4
1
) 11 , 7 , 6 , 3 , 2 , 1 (
n
S
F



A1 A0

00 01 11 10
B1 B0
00 0 1 1 0
01 1 0 0 1
11 1 0 0 1
10 0 1 1 0
D
0
= B
0
A
0
+B
0
A
0





A1 A0

00 01 11 10
B1 B0
00 0 0 1 1
01 0 0 1 0
11 1 1 0 0
10 1 0 0 0
D
0
= B
1
B
0
A
1
+ B
1
A
1
A
0
+
+ B
1
B
0
A
1
+ B
0
A
1
A
0

= B
1
A
1
(B
0
+ A
0
) +
+ A
1
(B
1
B
0
+ B
0
A
0
)










A1 A0

00 01 11 10
B1 B0
00 0 1 1 1
01 0 0 1 1
11 0 0 0 0
10 0 0 1 0
F
S
=B
1
A
1
+B
1
B
0
A
0
+B
0
A
1
A
0


Fs ! Funcin Signo
Fs = 0 ! Para resultado positivo
Fs = 1 ! Para resultado negativo
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 34
mcfs y vuo
EJEMPLOS: Simplifique.

( )

X
X
X X
AB B A B A B A + + + + +







1 0
1 + 0 = 1

( )( ) B A B A B A B A fb + + + =
Fc C B A B A = + + +
( )C B A B A fd + + =

OBTENGA LA FUNCION DEL SIGUIENTE CIRCUITO


2.5 SUMADOR BINARIO DE 4 BITS.

C
IN

+ A
3
A
2
A
1
A
0

B
3
B
2
B
1
B
0

C
OUT
!
3
!
2
!
"
!
0




C
OUT
!


A
3
B
3
A
2
B
2
A
"
B
"
A
0
B
0
C
IN










!
3
!
2
!
"
!
0
SUGERENCIA:

B A+ y B A SON COMPLEMENTOS
( X ) = X
( X ) '=X
B A

FULL
ADDER
A
3

A
2
C
OUT
A
1
!
3
A
0
!
2
B
3
!
"
B
2
!
0
B
1
B
0
C
IN


C
OUT
C
IN




C
OUT
C
IN



C
OUT
C
IN



C
OUT
C
IN

INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 35
mcfs y vuo
2.6 SUMADOR BCD.
















2.7 DETECTOR DE PARIDAD.


















EJERCICIO:

Dibuje el diagrama correspondiente a las ecuaciones dadas del detector de paridad.








D C B A Y Z
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
0
0
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1


BA
00 01 11 10
DC 00 1 0 1 0
01 0 1 0 1
11 1 0 0 0
10 0 1 0 1

( )

=
=
4
1
12 10 9 6 5 3 0
n
fy , , , , , ,

00 01 11 10
00 0 0 1 0
01 0 1 0 1
11 1 0 1 0
10 0 1 0 1

( )

=
=
4
1
15 12 10 9 6 5 3
n
fz , , , , , ,


INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 36
mcfs y vuo
2.8 FAMILIAS LOGICAS

RTL Resistor Transistor Logic
DTL Diode Transistor Logic
TTL Transistor Transistor Logic
CTL Complementary Transistor Logic
ECL Emitter Coupled Logic
MOS Metal Oxide Semiconductor
CMOS Complementary Metal Oxide Semiconductor
IIL Integrated Injection Logic





TABLA COMPARATIVA ENTRE FAMILIAS

Familia
Lgica


Compuerta
Tiempo de
Propagacin
(ns)
Potencia
Disipada
(mW)
Margen de
Ruido
(V)

Tpico
Fan In

Tpico
Fan Out
RTL NOR 50 10 0.2 3 4
DTL NAND 25 15 0.7 8 8
TTL NAND 10 20 0.4 8 12
CTL AND 5 50 0.4 5 25
ECL OR/NOR 2 50 0.4 5 25
MOS NAND 250 < 1 2.5 10 5
CMOS NOR 30 0.05 W 45 % del V
DD
10 100
IIL NOR 40 < 1 0.35 16 8


SERIES TTL:

Bsica 54/74
High - Speed 54H/74H
Low Power Disipation 54L/74L
Very High Speed 54S/74S
Low Power & Very High Speed 54LS/74LS
Super Schottky 54SS/74SS



TABLA COMPARATIVA ENTRE SERIES TTL


Serie
Tiempo de
Propagacin
(ns)
Potencia
Disipada
(mW)
54/74 10 10
54H/74H 66 22
54L/74L 33 1
54S/74S 3 19
54LS/74LS 9.5 3
54SS/74SS < 2 22

INTEGRACIN:

SSI.- Small Escale Integration (1-12 Compuertas)
MSI.- Medium Sacle Integration (13-99)
LSI.- Large Scale Integration (100-1000)
VLSI.- Very Large Scale Integration (>1000)

V
5 -
4 -
3 -
2 -
1 -
0 -
t
NIVELES DE VOLTAJE PARA CIRCUITOS TTL.
Rango garantizado
para V
H
en salida
V
CC
= 5 V
V
OH
= 2.4 V
VIN = 2.0 V
VIL = 0.8 V
VOL = 0.4 V
Tierra = 0 V
Rango aceptada para
VH en entrada.
Zona de transicion
(prohibida)
Rango aceptado
para VL en entrada
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Ing. Anselmo Ramrez Gonzlez 37
mcfs y vuo
2.9 TIPOS DE LGICA.



Positiva
Clasificacin Negativa
Mixta.- Es la combinacin de ambas lgicas positiva y negativa.



" 1 " 5 V " 1 " 0V
LOGICA POSITIVA LOGICA NEGATIVA
" 0 " 0 V " 0 " 5 V


EJEMPLO:

Lgica Positiva. Lgica Negativa.




2.10 CIRCUITOS DE TRES ESTADOS.











S A Y
0 0 0
1
1
0
1
1
0
S A Y
0
0
0
1
1
0
1 0 0
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 38
mcfs y vuo
2.11 CODIGOS

Cdigo ASCII

El American Standard Code for Information Interchange (ASCII, cdigo estndar
americano para el incremento de informacin) es un cdigo alfanumrico universalmente
aceptado, que se usa en la mayora de los computadores y otros equipos electrnicos. La
mayor parte de los teclados de computador se estandarizan de acuerdo con el cdigo
ASCII, y cuando se pulsa una letra, un numero o un comando de control, es el cdigo
ASCII el que se introduce en el computador.

El cdigo ASCII dispone de 128 caracteres que se representan mediante un cdigo
binario de 7 bits. Realmente, el cdigo ASCII puede considerarse como un cdigo de 8 bits
en el que el MSB (bit ms significativo) siempre es 0 (en hexadecimal, de 0 hasta 7F). Los
primeros 28 caracteres ASCII son comandos no grficos, que nunca se imprimen o
presentan en pantalla, y solo se utilizan para propsitos de control. Los dems caracteres
son smbolos grficos que pueden imprimirse o mostrarse en pantalla, e incluyen las letras
de alfabetos (maysculas y minsculas), los diez dgitos decimales, los signos de
puntuacin y otros smbolos comnmente utilizados.

Caracteres de control Smbolos grficos
Nom Dec Binario Hex Smb Dec Binario Hex Smb Dec Binario Hex Smb Dec Binario Hex
NUL
SOH
STX
ETX
EOT
ENQ
ACK
BEL
BS
HT
LF
VT
FF
CR
SO
SI
DEL
DC1
DC2
DC3
DC4
NAK
SYN
ETB
CAN
EM
SUB
ESC
FS
GS
RS
US
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
0000000
0000001
0000010
0000011
0000100
0000101
0000110
0000111
0001000
0001001
0001010
0001011
0001100
0001101
0001110
0001111
0010000
0010001
0010010
0010011
0010100
0010101
0010110
0010111
0011000
0011001
0011010
0011011
0011100
0011101
0011110
0011111
00
01
02
03
04
05
06
07
08
09
0A
0B
0C
0D
0E
0F
10
11
12
13
14
15
16
17
18
19
1A
1B
1C
1D
1E
1F
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1
2
3
4
5
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7
8
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32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
0100000
0100001
0100010
0100011
0100100
0100101
0100110
0100111
0101000
0101001
0101010
0101011
0101100
0101101
0101110
0101111
0110000
0110001
0110010
0110011
0110100
0110101
0110110
0110111
0111000
0111001
0111010
0111011
0111100
0111101
0111110
0111111
20
21
22
23
24
25
26
27
28
29
2A
2B
2C
2D
2E
2F
30
31
32
33
34
35
36
37
38
39
3A
3B
3C
3D
3E
3F
@
A
B
C
D
E
F
G
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K
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T
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V
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X
Y
Z
[
\
]
^
_
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
1000000
1000001
1000010
1000011
1000100
1000101
1000110
1000111
1001000
1001001
1001010
1001011
1001100
1001101
1001110
1001111
1010000
1010001
1010010
1010011
1010100
1010101
1010110
1010111
1011000
1011001
1011010
1011011
1011100
1011101
1011110
1011111
40
41
42
43
44
45
46
47
48
49
4A
4B
4C
4D
4E
4F
50
51
52
53
54
55
56
57
58
59
5A
5B
5C
5D
5E
5F
`
a
b
c
d
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f
g
h
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j
k
l
m
n
o
p
q
r
s
t
u
v
w
x
y
z
{
|
}
~
Del
96
97
98
99
100
101
102
103
104
105
106
107
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109
110
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119
120
121
122
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124
125
126
127
1100000
1100001
1100010
1100011
1100100
1100101
1100110
1100111
1101000
1101001
1101010
1101011
1101100
1101101
1101110
1101111
1110000
1110001
1110010
1110011
1110100
1110101
1110110
1110111
1111000
1111001
1111010
1111011
1111100
1111101
1111110
1111111
60
61
62
63
64
65
66
67
68
69
6A
6B
6C
6D
6E
6F
70
71
72
73
74
75
76
77
78
79
7A
7B
7C
7D
7E
7F
Table American Standard Code for Information Interchange.
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 39
mcfs y vuo

SIMBOLO
DEC HEX
SIMBOLO
DEC HEX
SIMBOLO
DEC HEX
SIMBOLO
DEC HEX




"









"















#

128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
80
81
82
83
84
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87
88
89
8A
8B
8C
8D
8E
8F
90
91
92
93
94
95
96
97
98
99
9A
9B
9C
9D
9E
9F









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160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
AA
AB
AC
AD
AE
AF
B0
B1
B2
B3
B4
B5
B6
B7
B8
B9
BA
BB
BC
BD
BE
BF

-
.
/
0
1
2
3
4
5
6
7
8
9
:
;
<
=
>
?
@
A
B
C
D
E
F
G
H
I
J
K
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
C0
C1
C2
C3
C4
C5
C6
C7
C8
C9
CA
CB
CC
CD
CE
CF
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
DA
DB
DC
DD
DE
DF




















L

M

N
.
O



P

224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
241
242
243
244
245
246
247
248
249
250
251
252
253
254
255
E0
E1
E2
E3
E4
E5
E6
E7
E8
E9
EA
EB
EC
ED
EE
EF
F0
F1
F2
F3
F4
F5
F6
F7
F8
F9
FA
FB
FC
FD
FE
FF

Tabla de caracteres de cdigo ASCCII extendido, junto a su representacin decimal y hexadecimal.

EJEMPLO: Determinar los cdigos que se han introducido a travs del teclado del
computador cuando se han tecleado la secuencia BASIC siguiente. Expresar tambin cada
entrada en notacin hexadecimal.
20 PRINT "A=";X
Carcter Binario Hexadecimal
2
0
Space
P
R
I
N
T
Space
"
A
=
"
;
X
0110010
0110000
0100000
1010000
1010010
1001001
1001110
1010100
0100000
0100010
1000001
0111101
0100010
0111011
1011000
32
H

30
H

20
H

50
H

52
H

49
H

4E
H

54
H

20
H

22
H

41
H

3D
H

22
H

3B
H

58
H

INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 40
mcfs y vuo
2.12 DECODIFICADOR BINARIO A BINARIO EXCESO 3 (DISEO).

X
1
X
2
X
3
X
4
f
1
f
2
f
3
f
4
f
5
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
0 1 0 1 0
0 1 0 1 1
0 1 1 0 0
0 1 1 0 1
0 1 1 1 0
0 1 1 1 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
f
5
(X
1
, X
2
, X
3
, X
4
) = ( )

=
4
1
14 12 10 8 6 4 2 0
n
, , , , , , ,
f
4
(X
1
, X
2
, X
3
, X
4
) = ( )

=
4
1
15 12 11 8 7 4 3 0
n
, , , , , , ,
f
3
(X
1
, X
2
, X
3
, X
4
) = ( )

=
4
1
12 11 10 9 4 3 2 1
n
, , , , , , ,
f
2
(X
1
, X
2
, X
3
, X
4
) = ( )

=
4
1
12 11 10 9 8 7 6 5
n
, , , , , , ,
f
1
(X
1
, X
2
, X
3
, X
4
) = ( )

=
4
1
15 14 13
n
, ,
X1X2 X3X4
00 01 11 10 00 01 11 10
00 00
01 01
11 11
10 10


f
5
= X
4
'
1 0 0 1
1 0 0 1
1 0 0 1
1 0 0 1
f
4
= X
3
'X
4
' + X
3
X
4

1 0 1 0
1 0 1 0
1 0 1 0
1 0 1 0
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 41
mcfs y vuo
00 01 11 10 00 01 11 10
00 00
01 01
11 11
10 10

00 01 11 10
00
01
11
10

DIAGRAMA:


2.13 DECODIFICADOR BINARIO A BCD (DISEO).

f
3
= X
2
' (X
4
+ X
3
) + X
2
X
3
'X
4
'
0 1 1 1
1 0 0 0
1 0 0 0
0 1 1 1
f
2
= X
1
(X
2
' + X
3
'X
4
') + X
1
'X
2
(X
3
+ X
4
)
0 0 0 0
0 1 1 1
1 0 0 0
1 1 1 1
f
1
= X
1
X
2
(X
3
+ X
4
)
0 0 0 0
0 0 0 0
0 1 1 1
0 0 0 0
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 42
mcfs y vuo

2.14 DECODIFICADOR BCD A 7 SEGMENTOS (DISEO).

Introduccin : Una vez que ya hemos visto como funcionan los decodificadores sera
interesante saber como se despliegan los nmeros digitales en un reloj. Pues bien ya se ha
comentado que los relojes digitales trabajan con el sistema binario, bien, el cdigo BCD es
un sistema binario codificado en decimal y para que se vea en dgitos decimales se requiere
de un decodificador BCD a 7 segmentos. Esto resulta de gran ayuda porque si no,
tendramos que leer la hora en binario y despus tener que transformarla a decimal
mentalmente.


D C B A f
g
f
f
f
e
f
d
f
c


f
b
f
a

0
1
2
3
4
5
6
7
8
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
0 1 1 1 1 1 1
0 0 0 0 1 1 0
1 0 1 1 0 1 1
1 0 0 1 1 1 1
1 1 0 0 1 1 0
1 1 0 1 1 0 1
1 1 1 1 1 0 1
0 0 0 0 1 1 1
1 1 1 1 1 1 1
1 1 0 1 1 1 1



DIAGRAMA:
fa (D,C,B,A) = ( )

=
+ + + =
4
1
9 8 7 6 5 3 2 0
n
A C CA B D ' ' , , , , , , ,
fb (D,C,B,A) = ( )

=
+ + =
4
1
9 8 7 4 3 2 1 0
n
BA A B C ' ' ' , , , , , , ,
fc (D,C,B,A) = ( )

=
+ + =
4
1
9 8 7 6 5 4 3 1 0
n
C A B' , , , , , , , ,
fd (D,C,B,A) = ( )

=
+ + + =
4
1
9 8 7 6 5 3 2 0
n
A C CA B D ' ' , , , , , , ,
f
e
(D,C,B,A) = ( )

=
+ =
4
1
8 6 2 0
n
A C BA ' ' ' , , ,
ff (D,C,B,A) = ( )

=
+ + + =
4
1
9 8 6 5 4 0
n
C A D C B A B ' ' ' ' , , , , ,
f
g
(D,C,B,A) = ( )

=
+ + + =
4
1
9 8 6 5 4 3 2
n
BA B C CB D ' ' ' , , , , , ,
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 43
mcfs y vuo
2.15 DECODIFICADOR BINARIO A DECIMAL (DISEO).

A B C D f
0
f
1
f
2
f
3
f
4
f
5
f
6
f
7
f
8
f
9
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0
0 0 0 0 1 0 0 0 0 0
0 0 0 0 0 1 0 0 0 0
0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 0 1 0 0
0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 0 0 1



DIAGRAMA:

f
0
= D'C'B'A'
f
1
= D'C'B'A

f
2
= D'C'BA'

f
3
= D'C'BA

f
4
= D'CB'A'

f
5
= D'CB'A

f
6
= D'CBA'

f
7
= D'CBA

f
8
= DC'B'A'

f
9
= DC'B'A
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2.16 DECODIFICADOR BINARIO A GRAY:
CODIGO GRAY
Un cdigo ciclico se puede definir como cualquier cdigo en el que, para cualquier
palabra de cdigo, un corrimiento circular produce otra palabra del cdigo. El cdigo
gray es uno de los tipos mas comunes de cdigos ciclicos y tiene la caracterstica de que
las palabras de cdigo para dos nmeros consecutivos difieren solo en un bit. Es decir,
la distancia entre las dos palabras de cdigo es uno. En general, la distancia entre dos
palabras de cdigo binario es igual al nmero de bits en que difieren las dos palabras.

TABLA:














DIAGRAMA DEL CODIGO GRAY:
D C B A D C B A
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0

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Ing. Anselmo Ramrez Gonzlez 45
mcfs y vuo
2.17 DECODIFICADOR BINARIO A HEXADECIMAL (DISEO).

A B C D f
0
f
1
f
2
f
3
f
4
f
5
f
6
f
7
f
8
f
9
f
A
f
B
f
C
f
D
f
E
f
F
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1


DIAGRAMA:

f
0
= D'C'B'A'
f
1
= D'C'B'A

f
2
= D'C'BA'

f
3
= D'C'BA

f
4
= D'CB'A'

f
5
= D'CB'A

f
6
= D'CBA'

f
7
= D'CBA

f
8
= DC'B'A'

f
9
= DC'B'A

f
A
= DC'BA'

f
B
= DC'BA

f
C
= DCB'A'

f
D
= DCB'A

f
E
= DCBA'

f
F
= DCBA
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Ing. Anselmo Ramrez Gonzlez 46
mcfs y vuo
2.18 MULTIPLEXORES.

Un multiplexor (MUX) es un dispositivo que permite dirigir la informacin digital
procedente de diversas fuentes a una nica lnea para ser transmitida a travs de dicha lnea
a un destino comn. El multiplexor tpico posee varias lneas de entrada de datos y una
nica lnea de salida. Tambin posee entradas de seleccin de datos, que permiten conmutar
los datos digitales provenientes de cualquier entrada hacia la lnea de salida. A los
multiplexores tambin se les conoce como selectores de datos.

Smbolo lgico de un multiplexor (MUX) de cuatro entradas:


Seleccin S
0
de datos S
1 salida
Y
Entradas D
0 de datos

D
1

de datos D
2

D
3


Diagrama de un multiplexor:
MUX
0
1

0
1
2
3
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mcfs y vuo

2.19 DEMULTIPLEXORES.

Un demultiplexor (DEMUX) bsicamente realiza la funcin contraria a la del
multiplexor, recoge datos de una lnea y las distribuye a un nmeo determinado de lneas de
salida. Por este motivo, los demultiplexores se conocen tambin como distribuidores de
datos. Los decodificadores pueden utilizarse tambin como demultiplexores.

La siguiente figura muestra un circuito demultiplexor (DEMUX) de 1-lnea a
4-lneas. La lnea de entrada de datos est conectada a todas las puertas AND. Las dos
lneas de seleccin de datos activan nicamente una puerta cada vez y los datos que
aparecen en la lnea de entrada de datos pasarn a travs de la puerta seleccionada hasta la
lnea de salida de datos asociada.


DIAGRAMA:
EJERCICIO:
Del siguiente diagrama determine la salida para los sigueintes estados de entradas:
D
0
=0, D
1
=1, D
2
=1, D
3
=0, S
0
=1,S
1
=0




S
0

S
1
Y
D
0

D
1
D
2

D
3


Lneas de
seleccin
Lneas de
salida
de trabajo
MUX

0 G
3
0
1
0
1
2
3
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Ing. Anselmo Ramrez Gonzlez 48
mcfs y vuo
2.20 COMPARADOR DE MAGNITUD DE DOS BITS.

A
1
A
0
A > B


B
1

B
0
A < B
A = B




ENTRADAS SALIDAS
A
1
A
0
B
1
B
0
f
A>B
f
A=B
f
A<B
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0
0
0
0
1
0
0
0
1
1
0
0
1
1
1
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
1
1
1
0
0
1
1
0
0
0
1
0
0
0
0



DIAGRAMA:


Cto.

Combinacional

B1B0

00 01 11 10
A1A0
00 0 0 0 0
01 1 0 0 0
11 1 1 0 1
10 1 1 0 0
f
A>B
= A
1
B
1
+ A
0
B
1
B
0
+ A
1
A
0
B
0


00 01 11 10
00 1 0 0 0
01 0 1 0 0
11 0 0 1 0
10 0 0 0 1
f
A=B
= (A
1
B
1
)(A
0
B
0
)

00 01 11 10
00 0 1 1 1
01 0 0 1 1
11 0 0 0 0
10 0 0 1 0
f
A<B
= A
1
B
1
+ A
1
A
0
B
0
+A
0
B
1
B
0
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Ing. Anselmo Ramrez Gonzlez 49
mcfs y vuo
III CIRCUITOS SECUENCIALES

3.1 FLIP - FLOP's

En este tema, se van a tratar los circuitos biestables, monoestables y los dispositivos
lgicos estables, denominados multivibradores. Los dispositivos biestables se dividen en
flip-flops y latches. Los biestables poseen dos estados estables, denominados SET
(activacin) y RESET (desactivacin), en los cuales se pueden mantener indefinidamente,
por lo que estos dispositivos son muy adecuados como elementos de almacenamiento. La
diferencia bsica entre latches y flip-flops es la manera en que cambian de un estado a otro.
Los flip-flops son los bloques bsicos para la realizacin de contadores, registros y otros
circuitos de control secuencial. El multivibrador monoestable tiene un nico estado estable.
Un monoestable produce un nico impulso de anchura controlada cuando se activa o
dispara. El multivibrador estable no tiene ningn estado fijo y se emplea principalmente
como oscilador, es decir, como generador de seales automantenido. Los osciladores de
impulsos se emplean como fuentes de seales de temporizacin en los sistemas digitales.

SR (SET RESET)
JK
D
T

X
1
Z
1
: :
X
n
Z
n


Diagrama a bloque de los circuitos combinacionales.



x
1
z
1
: :
x
n
z
m




y
1
. . . y
r
Y
r
. . . Y
1




:

Diagrama a bloque de los circuitos secuenciales.

LOGICA

COMBINATORIA

LOGICA

COMBINACIONAL

MEMORIA
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 50
mcfs y vuo
x
1
, ..., x
n
entradas
z
1
, ..., z
m
salidas
y
1
, ..., y
r
Estado presente
Y
1
, ..., Y
r
Estado siguiente

0/1


1/1

0/0
1/0 0/0 1/0


1/1
0/1 x/z
Tabla de Estados
Diagrama de Estados


LATCHES:
El latch (cerrojo) es un tipo de dispositivo de almacenamiento de dos estados, que se
suele agrupar en una categora diferente a las de los flip-flops. Bsicamente, los latches son
similares a los flip-flops, ya que son tambin dispositivos de dos estados que pueden
permanecer en cualquiera de sus dos estados gracias a su capacidad de realimentacin, lo
que consiste en conectar (realimentar) cada una de las salidas a la entrada opuesta. La
diferencia principal entre ambos tipos de dispositivos est en el mtodo empleado para
cambiaar de estado.

LATCH S-R:
Un latch es un tipo de multivibrador biestable. Un latch S-R (Set-Reset) con entrada
activa a nivel alto se compone de dos puertas NOR acopladas tal como se muestra en la
figura (a); un latch R S con entrada activa a nivel bajo est formado por dos compuertas
NAND conectadas tal como se muestra en la figura (b). Observe que la salida de cada
puerta se conecta a la entrada de la puerta opuesta. Esto origina la realimentacin
(feedback) regenerativa caracterstica de todos los multivibradores.

(a) Latch S-Rcon entrada (b) Latch R S con entrada
activa a nivel alto activa a nivel bajo

=
n n n n
Y
Y
Y
y
y
y
z
z
z
x
x
x
:
Y
:
y
:
z
:
x
2
1
2
1
2
1
2
1

Estado
Actual
Entrada x
0 1
A D/0 C/1
B B/1 A/0
C C/1 D/0
D A/0 B/1
A C
B D
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 51
mcfs y vuo
FLIP-FLOPS DISPARADOS POR FLANCO:
Los flip-flops son dispositivos biestables sncronos. En este caso, el trmino
sncrono significa que la salida vara de estado nicamente en un instante especfico de una
entrada de disparo denominada reloj (Clock,CLK), la cual recibe el nombre de entrada de
control, C. Esto significa que los cambios en la salida se producen sincronizadamente con
el reloj.

Un flip-flop es un dispositivo sncrono biestable. Un flip-flop disparado por flanco
cambia de estado con el flanco positivo (flanco de subida) o con el flanco negativo (flanco
de bajada) del impulso de reloj y es sensible a sus entradas slo en esta transicin del reloj.
Los smbolos lgicos de estos dispositivos se muestran en la siguiente figura. Observe que
pueden ser disparados por flanco positivo (no hay crculo en la entrada C) o por flanco
negativo (hay un crculo en la entrada C). La clave para identificar un flip-flop disparado
por flanco mediante su smbolo lgicola da el tringulo que se encuentra dentro del bloque
en la entrada del reloj (c). El tringulo se denomina indicador de entrada dinmica.






FLIP FLOP - SR
SIMBOLO:

ENTRADAS SALIDAS

S - SET
R - RESET
Q
n
- ESTADO PRESENTE
Q' - ESTADO PRESENTE NEGADO
Q
n+1
- ESTADO SIGUIENTE

3.2 TABLA DE FUNCION COMPARATIVA DE ESTADOS






S R Q
n+1

0 0
0 1
1 0
1 1
Q
n
0
1
no permitido
Q
n
Q
n+1
S R
0 0

0 1
1 0
1 1

0 0
0 1
1 0
0 1
0 0
1 0
Q
n
Q
n+1
S R
0 0
0 1
1 0
1 1
0 X
1 0
0 1
X 0
S R Q
n
Q
n+1

0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
No
Permitidos
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 52
mcfs y vuo
FLIP FLOP - JK

SIMBOLO:

CK SALIDAS


CK - PULSO DE RELOJ

TABLA DE FUNCION: COMPARATIVA DE ESTADOS:













EJERCICIOS:


1. Disee un contador descendente de dos bits. Este es un circuito secuencial con dos flip-
flops y una entrada X. Cuando X=0, el estado de los flip-flops no cambia. Cuando X=1,
la secuencia de estado es 11, 10, 01, 00, 11 y repeticin.

2. Disee un circuito secuencial con dos flip-flops JK: A y B; y dos entradas: E y X. Si
E=0, el circuito permanece en el mismo estado a pesar del valor de X. Cuando E=1 y
X=1, el circuito pasa atravez de transiciones de estado de 00 a 01 a 10 a 11 y devuelta a
00 y repeticin. Cuando E=1 y X=0, el circuito pasa atravez de transiciones de 00 a 11 a
10 a 01 y devuelta a 00, y repeticin.

3. Disear un contador que genere la siguiente secuencia. Utilizar flip-flops JK.
00, 10, 01, 11, 00, ...

4. Disear un contador que genere la siguiente secuencia binaia. Utilizar flip-flops JK.
1, 4, 3, 5, 7, 6, 2, 1, ...

5. Disear un contador que genere la siguiente secuencia binaria. Utilizar flip-flops JK.
0, 9, 1, 8, 2, 7, 3, 6, 4, 5, 0, ...


J K Q
n+1

0 0
0 1
1 0
1 1
Q
n
0
1
Q
n
Q
n
Q
n+1
J K
0 0

0 1

1 0

1 1

0 0
0 1
1 0
1 1
0 1
1 1
0 0
1 0
Q
n
Q
n+1
J K
0 0
0 1
1 0
1 1
0 X
1 X
X 1
X 0
J K Q
n
Q
n+1

0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
1
0
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 53
mcfs y vuo

SIMBOLO TABLA DE
FUNCION
CIRCUITO
EQUIVALENTE
ECUACION
CARACTERISTICA






































Q
n+1
= S + R' Q
n

























Q
J



K
Q'







Q
n+1
= K' Q
n
+ JQ'
n




























D












Q
n+1
= D






































T












Q
n+1
= T'Q
n
+ TQ'
n









Tabla comparativa de los flip flops: S R, J K, D, y T

PR
S Q

CK

R Q'
CLR
S R Q
n+1
0 0 Q
n
0 1 0
1 0 1
1 1 N.A.

N.A. Not Allowet
PR
J Q

CK

K Q'
CLR
J K Q
n+1
0 0 Q
n
0 1 0
1 0 1
1 1 Q'
n

PR
S Q

CK

R Q'
CLR
PR
S Q

CK

R Q'
CLR
PR
D Q

CK

Q'
CLR
D Q
n+1
0 0

1 1

PR
Q

T (CK)

Q'
CLR
PR
S Q

CK

R Q'
CLR
T Q
n+1
0 Q
n
1 Q'
n

INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 54
mcfs y vuo
Diseo de un contador binario sncrono y de secuencia 0, 2, 4, 6, 8, 10, 12, 14, y se
anille. Use para ello FF-JK.

Declarar en una tabla los estados implicados:












Vaciar funciones a mapas de Karnaugh y simplificar:





















ESTADOS CONDICIONES JKs

Decimal
Q
D
Q
C
Q
B
Q
A
J
D
K
D
J
C
K
C
J
B
K
B
J
A
K
A

0 0 0 0 0 0 X 0 X 1 X 0 X
2 0 0 1 0 0 X 1 X X 1 0 X
4 0 1 0 0 0 X X 0 1 X 0 X
6 0 1 1 0 1 X X 1 X 1 0 X
8 1 0 0 0 X 0 0 X 1 X 0 X
10 1 0 1 0 X 0 1 X X 1 0 X
12 1 1 0 0 X 0 X 0 1 X 0 X
14 1 1 1 0 X 1 X 1 X 1 0 X

Q
n
Q
n+1
J K
0 0
0 1
1 0
1 1
0 X
1 X
X 1
X 0
J K Q
n+1

0 0
0 1
1 0
1 1
Q
n
0

1
Q
n


BA
00 01 11 10
DC 00 0 0
01 0 1
11 X X
10 X X
J
D
= Q
C
Q
B




00 01 11 10
00 X X
01 X X
11 0 1
10 0 0
K
D
= Q
C
Q
B



00 01 11 10
00 0 1
01 X X
11 X X
10 0 1
J
C
= Q
B



00 01 11 10
00 X X
01 0 1
11 0 1
10 X X
K
C
= Q
B


BA
00 01 11 10
DC 00 1 X
01 1 X
11 1 X
10 1 X
J
B
= 1


00 01 11 10
00 X 1
01 X 1
11 X 1
10 X 1
K
B
= 1


00 01 11 10
00 0 0
01 0 0
11 0 0
10 0 0
J
A
= 0


00 01 11 10
00 X X
01 X X
11 X X
10 X X
K
A
= 1
NOTA: Los espacios en blanco se consideran
condiciones irrelevantes (Dont care)
Como propuesta, usar
4 flip flop JK
Tabla
Comparativa
de Estados
Tabla de
Funcin FF-JK

Ck
QA
QB
QC
QD
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 55
mcfs y vuo






Flip Flop J K Carta de tiempo para un FF - JK



Contador Binario Asncrono de 0 - 15 Carta de Tiempo para Contador Asncrono






Contador BCD, Ascendente - Descendente SN74192

Ck
QA
QB
Q
C
Q
D

Ck
Q
A
Q
B
Q
C
Q
D

Ck
Q
A
Q
B
Q
C
Q
D
Ck
Q
n
Q
n

INGENIERA ELECTRNICA. SISTEMAS DIGITALES I


Ing. Anselmo Ramrez Gonzlez 56
mcfs y vuo
Ejemplo Diseo de un contador binario sncrono, de secuencia 31, 21, 29, 5, 10, 7, 4, 2, 0
y se anille. Use para ello FF-JK.
Declarar en una tabla los estados implicados:


















































ESTADOS CONDICIONES JKs

Deci
mal

Q
E
Q
D
Q
C
Q
B
Q
A


J
E
K
E


J
D
K
D


J
C
K
C

J
B
K
B

J
A
K
A

31 1 1 1 1 1 X 0 X 1 X 0 X 1 X 0
21 1 0 1 0 1 X 0 1 X X 0 0 X X 0
29 1 1 1 0 1 X 1 X 1 X 0 0 X X 0
5 0 0 1 0 1 0 X 1 X X 1 1 X X 1
10 0 1 0 1 0 0 X X 1 1 X X 0 1 X
7 0 0 1 1 1 0 X 0 X X 0 X 1 X 1
4 0 0 1 0 0 0 X 0 X X 1 1 X 0 X
2 0 0 0 1 0 0 X 0 X 0 X X 1 0 X
0 0 0 0 0 0 1 X 1 X 1 X 1 X 1 X

Q
n
Q
n+1
J K
0 0
0 1
1 0
1 1
0 X
1 X
X 1
X 0
J K Q
n+1

0 0
0 1
1 0
1 1
Q
n
0

1
Q
n

Tabla
Comparativa
de Estados
Tabla de
Funcin FF-JK
Q E ' E
BA
D C 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 1 0
0 1 0 0 0 x
1 1 x x
1 0 0

J
E
= Q'
c
Q'
B

Q E ' E
BA
D C 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 x x
0 1 x x x 0
1 1 1 0
1 0 x

K
E
= Q
D
Q'
B


Q E ' E
BA
D C 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 1 0
0 1 0 1 0 1
1 1 x x
1 0 x

J
D
= Q'
B
Q
A
+ Q'
C
Q'
B
Q E ' E
BA
D C 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 x x
0 1 x x x x
1 1 1 1
1 0 1

K
D
= 1

Q E ' E
BA
D C 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 1 0
0 1 x x x x
1 1 x x
1 0 1

J
C
= Q'
B
+ Q
D
Q E ' E
BA
D C 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 x x
0 1 1 1 0 0
1 1 0 0
1 0 x

K
C
=

Q'
E
Q'
B
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 57
mcfs y vuo










































0 31 21 29 5 10 7 4 2 0 31 21 29 5 10







Q E ' E
BA
D C 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 1 x
0 1 1 1 x 0
1 1 0 x
1 0 x

J
B
= Q'
E

Q E ' E
BA
D C 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 x 1
0 1 x x 1 x
1 1 x 1
1 0 0

K
B
= Q'
D
+ Q
C
Q E ' E
BA
D C 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 1 0
0 1 0 x x x
1 1 x x
1 0 1

J
A
= Q
D
+ Q'
C
Q'
B
Q E ' E
BA
D C 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0
0 0 x x
0 1 x 1 1 0
1 1 0 0
1 0 x

K
A
= Q'
E
Circuito para conteo 31, 21, 29, 5, 10, 7, 4, 2, 0

Carta de tiempo para conteo 31, 21, 29, 5, 10, 7, 4, 2, 0
Ck
Q
A
Q
B
Q
C
Q
D
Q
E
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 58
mcfs y vuo
Ejemplo Diseo de un contador binario sncrono, de secuencia 50, 0, 20, 80, 100, 125, 10,
5, 12, 98, 77, 65, 90, 15, 31, 63, 127 y se anille. Use para ello FF-JK.

Declarar en una tabla los estados implicados:




















Aplicando mapas de Karnaugh se determinan las ecuaciones para J y K correspondientes:














ESTADOS CONDICIONES JKs

Decimal

Q
G
Q
F
Q
E
Q
D
Q
C
Q
B
Q
A


J
G
K
G


J
F
K
F


J
E
K
E


J
D
K
D


J
C
K
C


J
B
K
B


J
A
K
A
50 0 1 1 0 0 1 0 0 X X 1 X 1 0 X 0 X X 1 0 X
0 0 0 0 0 0 0 0 0 X 0 X 1 X 0 X 1 X 0 X 0 X
20 0 0 1 0 1 0 0 1 X 0 X X 0 0 X X 1 0 X 0 X
80 1 0 1 0 0 0 0 X 0 1 X X 1 0 X 1 X 0 X 0 X
100 1 1 0 0 1 0 0 X 0 X 0 1 X 1 X X 0 0 X 1 X
125 1 1 1 1 1 0 1 X 1 X 1 X 1 X 0 X 1 1 X X 1
10 0 0 0 1 0 1 0 0 X 0 X 0 X X 1 1 X X 1 1 X
5 0 0 0 0 1 0 1 0 X 0 X 0 X 1 X X 0 0 X X 1
12 0 0 0 1 1 0 0 1 X 1 X 0 X X 1 X 1 1 X 0 X
98 1 1 0 0 0 1 0 X 0 X 1 0 X 1 X 1 X X 1 1 X
77 1 0 0 1 1 0 1 X 0 0 X 0 X X 1 X 1 0 X X 0
65 1 0 0 0 0 0 1 X 0 0 X 1 X 1 X 0 X 1 X X 1
90 1 0 1 1 0 1 0 X 1 0 X X 1 X 0 1 X X 0 1 X
15 0 0 0 1 1 1 1 0 X 0 X 1 X X 0 X 0 X 0 X 0
31 0 0 1 1 1 1 1 0 X 1 X X 0 X 0 X 0 X 0 X 0
63 0 1 1 1 1 1 1 1 X X 0 X 0 X 0 X 0 X 0 X 0
127 1 1 1 1 1 1 1 X 1 X 0 X 0 X 1 X 1 X 0 X 1
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
0 x x
F ' 01
0 1
11
1 0 0 x
10
0 x
00
0 x
F 01
x
11
1 x x
10

J
G
= Q
C
Q'
A
+ Q
F
Q
D
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
x 0
F ' 01
x x
11
x x x 0
10
x 1
00
x 0
F 01
0
11
x 1 1
10

K
G
= Q
E
Q
D
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
0 0 1
F ' 01
0 1
11
1 0 1 0
10
0 0
00
x x
F 01
x
11
x x x
10

J
F
= Q
G
Q
E
Q'
B
+ Q
D
Q
C
'
A
+ Q
E
Q
A
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
x x x
F ' 01
x x
11
x x x
10
x x
00
1 1
F 01
0
11
0 1 0
10

K
F
= Q
E
Q
B
+ Q'
C
INGENIERA ELECTRNICA. SISTEMAS DIGITALES I
Ing. Anselmo Ramrez Gonzlez 59
mcfs y vuo








































Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
1 1 x
F ' 01
0 x
11
0 1 x 0
10
0 x
00
x 0
F 01
1
11
x x x
10

J
E
= Q'
C
Q'
B
+ Q
F
Q
C
+ Q
B
Q
A
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
x x 1
F ' 01
x 0
11
x x 0 x
10
x 1
00
1 x
F 01
x
11
0 1 0
10

K
E
= Q
G
Q'
B
+ Q'
C
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
0 1 0
F ' 01
1 0
11
x x x x
10
x x
00
0 1
F 01
1
11
x x x
10

J
D
= Q
G
Q
F
+ Q
A
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
x x x
F ' 01
x x
11
1 0 0 1
10
1 0
00
x x
F 01
x
11
0 0 1
10

K
D
= Q
G
Q'
E
+ Q'
E
Q'
A
+ Q
G
Q
F
Q
B
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
1 0 1
F ' 01
x x
11
x x x x
10
1 1
00
0 1
F 01
x
11
x x x
10

J
C
= Q'
F
Q'
A
+ Q
G
Q
F
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
x x x
F ' 01
0 1
11
1 0 0 1
10
x x
00
x x
F 01
0
11
0 1 1
10

K
C
= Q'
F
Q'
A
+ Q
G
Q
D
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
0 1 0
F ' 01
0 0
11
1 x x 0
10
x x
00
x x
F 01
0
11
x 1 x
10

J
B
= Q'
C
Q
A
+ Q
D
Q'
A
+ Q
F
Q
E
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
x x x
F ' 01
x x
11
x 0 0 x
10
1 x
00
1 1
F 01
x
11
0 x 0
10

K
B
= Q'
D
+ Q'
E
Q'
A
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
0 x 0
F ' 01
x 0
11
0 x x x
10
1 1
00
0 1
F 01
1
11
x x x
10

J
A
= Q
D
Q
B
+ Q
G
Q
F
Q E ' E E' E
BA

DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00
x 1 x
F ' 01
1 x
11
x 0 0 0
10
x x
00
x x
F 01
x
11
0 1 1
10

K
A
= Q
G
Q
F
+ Q'
D
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Ing. Anselmo Ramrez Gonzlez 60
mcfs y vuo


























31 63 127 50 0 20 80 100 125 10 5 12 98 77 65 90






















Circuitopara contador 50, 0, 20, 80, 100, 125, 10, 5, 12, 98, 77, 65, 90, 15, 31, 63, 127

Carta de tiempo para contador 50, 0, 20, 80, 100, 125, 10, 5, 12, 98, 77, 65, 90, 15, 31, 63, 127

Ck
Q
A
Q
B
Q
C
Q
D
Q
E
Q
F
Q
G
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mcfs y vuo
PROYECTO SEMIFINAL: CONTADOR DE 4 SECUENCIAS
Diseo de los cuatro conteos diferentes
Obtencin de ecuaciones de J y K para cada FF ( 32 ecuaciones en total )
Comprobar y/o simular cada uno de los conteos, con las ecuaciones simplificadas.

IMPLEMENTACIN
Generar una lista de todos los dispositivos que intervengan.
Arquitectura o distribucin de dichos dispositivos sobre las tablillas.
Polarizacin de todos los dispositivos que intervienen en el diseo.
Probar dicha polarizacin, con multmetro o con LED

74153 ( multilexor 4-1)
Usar 4 integrados
Habilitar cada uno de los Strobe (aterrizar pines 1 y 15 de cada integrado)
Unir las selecciones, A-A y B-B, para con ello seleccionar el conteo (14-14-14-14 y 2-2-2-2)

7476 ( flip-flop JK con clear y preset)
Unir los Pines del reloj (1-6-1-6), recuerda que es sncrono y que actan con flanco de bajada
Unir los Clear (3-8-3-8), para poder limpiar en cualquier momento
Unir los Preset (2-7-2-7), para que exista un 15 binario cuando se requiera

7448 ( decodificador BCD-7 segmentos )
Ya conectados a cada digito del display:
Puentear los pines lamp-test ( 3-3)
Puentear los pines RB/out put (4-4)
Puentear los pines RB/in put (5-5)
48 de las decenas: aterrizar entradas D, C, y B.
DECODIFICADOR BINARIO-BCD
Uso del 7483 para correccin, Aterrizar B
3
, B
1
, y C
0.

INTERFACE DE MUX CON FFs
Conectar las salidas Y1 de los Mux a la entrada J del FF correspondiente
Conectar las salidas Y2 de los Mux a la entrada K del FF correspondiente


Conexin de Ecuaciones:
1
er
Conteo
se conectar J
D1
en entrada 1C
0

se conectar K
D1
en entrada 2C
0

se conectar J
C1
en entrada 1C
0

se conectar KC1 en entrada 2C0
se conectar JB1 en entrada 1C0
se conectar KB1 en entrada 2C0
se conectar JA1 en entrada 1C0
se conectar KA1 en entrada 2C0

2 Conteo
se conectar J
D2
en entrada 1C
1

se conectar K
D2
en entrada 2C
1

se conectar J
C2
en entrada 1C
1

se conectar KC2 en entrada 2C1
se conectar JB2 en entrada 1C1
se conectar KB2 en entrada 2C1
se conectar JA2 en entrada 1C1
se conectar KA2 en entrada 2C1

3
er
Conteo
se conectar JD3 en entrada 1C2
se conectar KD3 en entrada 2C2
se conectar JC3 en entrada 1C2
se conectar KC3 en entrada 2C2
se conectar JB3 en entrada 1C2
se conectar KB3 en entrada 2C2
se conectar JA3 en entrada 1C2
se conectar KA3 en entrada 2C2

4 Conteo
se conectar JD4 en entrada 1C3
se conectar KD4 en entrada 2C3
se conectar JC4 en entrada 1C3
se conectar KC4 en entrada 2C3
se conectar JB4 en entrada 1C3
se conectar KB4 en entrada 2C3
se conectar JA4 en entrada 1C3
se conectar KA4 en entrada 2C3

del 1
er
mux
del 2 mux
del 3 mux
del 4 mux
del 5 mux
del 6 mux
del 7 mux
del 8 mux
del 1
er
mux
del 2 mux
del 3 mux
del 4 mux
del 5 mux
del 6 mux
del 7 mux
del 8 mux
del 1
er
mux
del 2 mux
del 3 mux
del 4 mux
del 5 mux
del 6 mux
del 7 mux
del 8 mux






S
B

S
A

S
1
S
0
Salida
0
0
1
1
0
1
0
1
1
er
conteo
2 conteo
3
er
conteo
4 conteo

Introduzca primer conteo y compruebe ...., despus segundo y conmute para
probar 1 y 2 ...., y as sucesivamente
del 1
er
mux
del 2 mux
del 3 mux
del 4 mux
del 5 mux
del 6 mux
del 7 mux
del 8 mux
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48 48









83 + 08 + 32






76s





153s



J
D4
J
D3
J
D2
J
D1
K
D4
K
D3
K
D2
K
D1
J
A4
J
A3
J
A2
J
A1
K
A4
K
A3
K
A2
K
A1






Esquema para el contador de 4 secuencia distintas



g
1
f
1
e
1
d
1
c
1
b
1
a
1
g
0
f
0
e
0
d
0
c
0
b
0
g
1
f
1
e
1
d
1
c
1
b
1
a
1


BCD / 7 Segmentos

D
1
C
1
B
1
A
1

g
0
f
0
e
0
d
0
c
0
b
0
a
0


BCD / 7 Segmentos

D
0
C
0
B
0
A
0

A
1
D
0
C
0
B
0
A
0


Binario / BCD

D C B A
Q
D



J
D
K
D

Q
C



J
C
K
C
Q
B



J
B
K
B
Q
A


J
A
K
A
S1 1Y
S0
1C3 1C2 1C1 1C0
2Y

2C3 2C2 2C1 2C0
1Y

1C3 1C2 1C1 1C0
2Y

2C3 2C2 2C1 2C0
JC4 JC3 JC2 JC1 KC4 KC3 KC2 KC1

JB4 JB3 JB2 JB1 KB4 KB3 KB2 KB1
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"Cronometro", Segundos y Minutos























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IV MEMORIAS
MEMORIAS SEMICONDUCTORAS

Son dispositivos de almacenamiento de datos binarios de largo plazo o corto plazo.
Las principales memorias son: Semiconductoras, Magnticas y Optica. Las memorias
semiconductoras estn formadas por matrices de elementos de almacenamiento que pueden
ser latches, condensadores o cualquier otro elemento de almacenamiento de carga.





































Lectura Escritura

Diagrama a bloques de una memoria
1
2
3
4
5
6
7
8
1 2 3 4 5 6 7 8

Matriz de almacenamiento de 8 x 8
1
2
3
4
5
:
:
15
16
1 2 3 4
Matriz 16 x 4
1
2
3
4
5
:
:
63
64
1
Matriz 64 x 1
1
2
3
4
5 ___
6
7
8
1 2 3 4 5 6 7 8

Direccin del bit 5,4
1
2
3 ___ ___ ___ ___ ___ ___ ___ ___
4
5
6
7
8
1 2 3 4 5 6 7 8

Direccin del Byte 3


Decodificador
de
Direcciones


Matriz de

Memoria
Bus de
Direcciones
Bus de
Datos
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Registro de
Registro de
Direcciones Datos










Bus de
Direcciones




Fig. Operacin de Escritura






Registro de
Registro de
Direcciones Datos







Bus de B Bus de Datos
Direcciones





Fig. Operacin de Lectura



1 1 0 0 0 0 1 0
1 0 0 0 0 1 1 1
0 1 0 0 1 0 1 0
1 1 0 0 0 0 1 1
1 1 1 0 0 1 0 0
1 0 0 0 1 1 0 1
0 1 1 1 0 0 1 0
1 0 0 0 0 0 0 1


Escritura



Decodificador
de
Direcciones






0
1
2
3
4
5
6
7

101

1 0 0 0 1 1 0 1
1 1 0 0 0 0 1 0
1 0 0 0 0 1 1 1
0 1 0 0 1 0 1 0
1 1 0 0 0 0 1 1
1 1 1 0 0 1 0 0
1 0 0 0 1 1 0 1
0 1 1 1 0 0 1 0
1 0 0 0 0 0 0 1


Lectura



Decodificador
de
Direcciones






0
1
2
3
4
5
6
7
011

1 1 0 0 0 0 1 1
Bus de
Datos
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V PLD'SDISPOSITIVOS LOGICOS PROGRAMABLES (PLDs)

Los PLDs son matrices de compuertas lgicas empaquetadas en un solo chip y que
pueden ser programadas para desempear funciones lgicas definidas segn las necesidades
del usuario. Se utilizan en muchas aplicaciones para remplazar a los SSI y MSI, ya que
ahorran espacio y reducen el numero y el costo de los dispositivos en un diseo. Se
clasifican en:
PROM Programmable Read-Only Memory Memoria Programable de Solo Lectura
PLA Programmable Logic Array Matriz Lgica Programable
PAL Programmable Array Logic Matriz Lgica Programable
GAL Generic Array Logic Matriz Lgica Genrica

Matrices Programables.- Todos los PLDs estn formados por matrices programables.
Una matriz programable es una red de conductores distribuidos en filas y columnas con un
fusible en cada punto de interseccin. Las matrices pueden ser fijas o programables.
La Matriz OR.- Se programa fundiendo los fusibles para eliminar las variables
seleccionadas de las funciones de salida. Observe figuras siguientes:
Fig. pld1 a) Matriz OR No programada b) Matriz OR programada

Fig. pld2 a) Matriz AND No programada b) Matriz AND programada
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Fig. pld3 Diagrama simplificado de unaPAL programada



Entradas 1 Salida 1

Entrada 2 Salida 2


Entrada n Salida m

Diagrama a bloques de una PROM Diagrama a bloques de un PLA









Diagrama a bloques de un PAL Diagrama a bloques de una GAL



PAL 10 L 8

Matriz Lgica Programable Ocho Salidas
Diez Entradas Salida activa en Nivel Bajo



GAL 16 V 8

Matriz Lgica Genrica Ocho Salidas
Diecisis Entradas Configuracin de Salida Variable


Matriz
AND
fija

Matriz
OR
progra-
mable

Matriz
AND
progra
mable

Matriz
OR
progra-
mable

Matriz
AND
Progra
mable

Matriz
OR fija
y lgica
de
salida

Matriz
AND
progra
mable
Matriz
OR fija
y lgica
de
salida
progra
mable
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VI CONVERTIDORES

DIGITAL ANALOGICO (DAC, Digital to Analog Converter)
ANALOGICO - DIGITAL (ADC, Analog to Digital Converter)



Convertidor Digital Analgico (DAC).- Conjunto de dispositivos electrnicos los cuales
permiten convertir una seal digital en una seal analgica

Resistencias Ponderadas (Weighted Resistor)
En escalera R-2R (R-2R Ladde)

Resistencias ponderadas.- Este mtodo utiliza una red de resistencias en la que los valores de las
resistencias representan los pesos binarios de los bits de la entrada digital.


Circuito convertidor digital / analgico (DAC)

El circuito anterior muestra un convertidor DIGITAL / ANALOGICO, es una red pasiva
de resistencias que convierten una palabra de 4 bits paralelos (A
3
A
2
A
1
A
0
), de entrada a una
tensin analgica (V
out
).

Observe que la configuracin utilizada es un inversor, y tambin sumador por lo que la
ecuacin es:


volts Vout 15 8 4 2 1 1
125
1000
1
250
1000
1
500
1000
1
1000
1000
= + + + = + + + =





Entrada digital
A
3
A
2
A
1
A
0










Salida analgica
V
out

15
D C B A
1 1 1 1
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mcfs y vuo
CARACTERISTICAS DE FUNCIONAMIENTO DE LOS CONVERTIDORES A/D

Resolucin, Linealidad, Monotonicidad, Tiempo de establesimiento

Resolucin.- Es el recproco de nmero de escalones discretos de la salida. Por supuesto
depende del numero de bits de la entrada.
Ejemplo, un DAC de 4 entradas tiene una resolucin
15
1
1 2
1
4
=

, y s se expresa como
porcentaje : % 67 . 6 ) 100 (
15
1
= . El nmero total de escalones discretos es igual 2
n
-1, donde
n es el numero de bits. La resolucin tambin puede ser el nmero de bits que se
convierten.

Precisin.- Es la comparacin de la salida de un DAC y la salida esperada. Se expresa
como un porcentaje de la tensin de salida a fondo de escala o mxima.
Ejemplo, s la salida a fondo de un DAC es 10 V y la precisin es de 0.1%, entonces el
error mximo para cualquier tensin de salida es (10V)((0.001)=10 mV
Idealmente, y como mucho debera ser del LBS. Para un DAC de 8 bits, 1 LBS es
0039 . 0
256
1
= (el 0.39 % del fondo de escala), La precisin deber ser 0.2%

Linealidad.- Un error lineal es una desviacin de la salida ideal (una lnea recta) del DAC.
Un caso especial es el error de Offset, que es la tensin de salida cuando los bits de entrada
son todos ceros.

Monotonicidad.- Un DAC es monotnico si no produce escalones inversos cuando se le
aplica secuencialmente su rango de bits de entrada.

Tiempo de Establecimiento.- Se define como el tiempo que tarda un DAC en quedar
dentro de del LBS del valor final cuando se produce un cambio en la entrada.
















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mcfs y vuo
RESISTENCIAS PONDERADAS



TOPOLOGIA R 2R



( )
0
0
1
1
2
2
3
3
2 2 2 2 A A A A
R
Rf
Vo
R I R I Vo
f S f f
+ + + =
= = =
3
3
2
2
1
1
0
2
2
2
2
0
R
R
R
R
R
R
R
R
=
=
=
=
( )
0
0
1
1
2
2
3
3
0
4
0
3
1
2
2
1
3
0
2 2 2 2
48
2 2 2 2 3
S S S S
R
V R
V
S S S S
R
V R
V
R f
R f
+ + + =

+ + + =
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CONVERTIDORES ANALOGO A DIGITAL (ADC)

FLASH ( Paralelo)
RAMPA DIGITAL (Rampa en Escalera, Mtodo Contador)
PENDIENTE SIMPLE
DOBLE PENDIENTE
APROXIMACIONES SUCESIVAS
COMERCIAL


Flash.

ADC Flash de 3 bits

Div. de voltaje donde Vref es la fuente
2
n
1 Comparadores
No necesita comparador para el caso en que todos sean cero
Desventaja, el No. de comparadores para una cantidad binaria razonable
Ventaja, Tiempo de conversin rpido

7

6

5
1
4
2
3
4
2

1

0 EN
Salida Binaria
Paralelo
Comparador

D1

D1

D2
I. Muestreo
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Funcionamiento.- El V
ref
de cada comparador se establece mediante un divisor de voltaje.
La salida de cada comparador se conecta a una entrada del codificador de prioridad.
El codificador se muestrea mediante un impulso aplicado a la entrada de habilitacin, y el
cdigo de 3 bits que representa el valor de la entrada analgica se presenta en la salida del
codificador. El cdigo binario queda determinado por la entrada de mayor orden a nivel
alto.

La velocidad de muestreo determina la precisin con la que la secuencia de cdigos
digitales representa la entrada analgica al ADC. Cuanto mas muestras se toman en una
determinada unidad de tiempo, ms precisa es la seal digital que representa a la seal
analgica.

Ejemplos 13-3


































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ANALOGO DIGITAL DE RAMPA DIGITAL (Rampa en escalera)




Entrada Salida
Analgica Digital



Se emplea un DAC y un Contador Binario para generar el valor digital de una entrada
analgica. Ver Fig. 13-15

Funcionamiento:

1. Suponemos que el contador se inicializa en el estado Reset y la salida del DAC es cero
2. Se aplica a la entrada una tensin analgica
3. Cuando la seal de entrada sobrepasa a la seal de referencia, el comparador conmuta
su salida a nivel alto, y activa a la compuerta AND.
4. Los pulsos de reloj hacen que el contador avance, produciendo de esta manera una
tensin de referencia en escalera a travs del DAC
5. El contador contina pasando de un estado al siguiente, generando escalones mas
altos en la tensin de referencia.
6. Cuando la tensin de referencia alcanza a la tensin de entrada analgica, la salida del
comparador pasa a nivel bajo, deshabilitando a la compuerta AND e interrumpiendo el
Clock, provocando que el contador se detenga.
7. El estado binario del contador en ese momento es igual al numero de escalones
requeridos (de la tensin de referencia), para hacer a la referencia igual mayor a la
seal analgica de entrada.
8. Por su puesto, este nmero binario representa el valor de la entrada analgica.
9. La lgica de control carga la cuenta binaria a los latches y pone a cero el contador,
inicindoce despus otra secuencia para muestrear el valor de entrada.

El mtodo de rampa digital es mas lento que el mtodo flash porque, en el caso peor de
entrada mxima, el contador debe pasar a travs del nmero mximo de estados antes de
realizar la conversin.
Para una conversin de 8 bits, esto significa un mximo de 256 estados.



ADC
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