Seminario de Dispositivos Semiconductores

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2do Cuatrimestre de 2008

Tecnologa CMOS Compuertas lgicas

Autor: Sebastin Horacio Carbonetto
Revisin: Ariel Lutenberg

Introduccin: El transistor MOS como llave.

Se puede pensar que el transistor MOS tiene dos estados de funcionamiento.
1. Cuando V GSV t existe formacin de canal, entonces el transistor conduce y se comporta
prcticamente como un cortocircuito.
2. Cuando V GSV t no existe formacin de canal, entonces el transistor esta en corte, y se comporta
como un circuito abierto.
A simple vista puede observarse que este es exactamente el comportamiento de una llave. Dependiendo de las
condiciones, se comporta como cortocircuito o como circuito abierto. En el caso de los transistores MOS, se
comportan como llaves controladas por tensin, donde el terminal de control
corresponde al Gate.
Como el presente apunte est apuntado al diseo de compuertas lgicas en
tecnologa CMOS, las tensiones de control sern aquellas que representen a los
valores lgicos 1 y 0.

1 V dd
0 GND
Es importante notar que a diferencia de los circuitos analgicos, donde la carga se
representa con una resistencia, en los circuitos digitales las cargas son
representadas por capacitores. Ms an, en circuitos MOS, la capacidad de carga
engloba todas las capacidades parsitas del nodo de salida. stas son:

Capacidades de entrada de etapas lgicas posteriores

Capacidades parsitas del terminal de salida de la etapa actual

Tambin es importante recordar que los nicos terminales fijos de los cuatro que
componen un transistor MOS son el Gate y el Bulk. El Source y Drain se definen
respecto de cul de los dos terminales restantes se encuentra a mayor o menor
potencial. En transistores NMOS, el que se encuentra a menor potencial es el
Source. Contrariamente, en PMOS, el Source es el que se encuentra a mayor
potencial.

Fig. 1: NMOS. Llave abierta

Fig. 2: NMOS. Llave abierta

Estudiaremos el comportamiento de los transistores MOS utilizados como llaves

comenzando con el anlisis de los transistores NMOS.
Supongamos que el capacitor de carga se encuentra lleno, es decir, a una
tensin Vdd, y el terminal de control, el Gate, conectado a masa. Al imponer un 0 a
la entrada, este nodo se convierte en Source por estar a menor potencial, y la
salida automticamente pasa a ser Drain. En consecuencia, la tensin VGS es nula
y entonces el transistor no conduce. El capacitor no puede descargarse, entonces
se dice que la llave est abierta (Fig. 1).

Fig. 3: NMOS. Descaga

Al imponer un 1 a la entrada, Vdd, la tensin VGS es mayor a Vt, pero al mismo tiempo, la tensin VDS es nula y,
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en consecuencia, el transistor tampoco conduce, llegando a la misma conclusin

que el caso anterior.
Suponiendo ahora que el capacitor se encuentra descargado y sin modificar la
tensin de Gate, se tiene que el nodo de salida, al estar a 0V, siempre estar
conectado al potencial ms bajo, por lo que se comporta como Source. Entonces
el transistor nuevamente se comporta como circuito abierto, al ser V GS nula, y el
capacitor nunca puede cargarse (Fig. 2).
Ahora se conecta el Gate a Vdd y se analiza para ambos casos del capacitor,
cargado a Vdd y descargado. Cuando el capacitor esta cargado a Vdd y se impone
un 0 a la entrada, el nodo de entrada toma el rol de Source y el de salida de Drain.
V GS =V dd , el transistor esta prendido y permite la
Entonces se tiene
circulacin de corriente que descarga el capacitor de carga hasta alcanzar los 0V
(Fig. 3). Nada impide que el capacitor se descague por completo, por lo que se
dice que la llave NMOS impone un 0 fuerte.
Ahora con el capacitor descargado, supongamos que queremos cargarlo
imponiendo un 1, Vdd, a la entrada. En este caso el potencial ms bajo lo tiene el
nodo de salida, por lo que pasa a ser el Source, y la entrada el Drain. El nodo de
Gate contina conectado a Vdd, por lo que nuevamente tenemos V GS =V dd y
por lo tanto, circulacin de corriente de Drain hacia Source que carga el capacitor
(Fig. 4). A medida que se carga el capacitor, disminuye V GS por lo que disminuye
tambin la corriente que circula. Esto sucede hasta que V GS =V t , momento en
el que se anula la corriente y entonces el capacitor deja de cargarse. Para que se
cumpla esta condicin, como la tensin de Gate se mantiene fija a Vdd, la tensin
sobre el capacitor debe mantenerse en V dd V t , es decir, la llave NMOS no
logra cargar al capacitor por completo. Se dice que la llave NMOS impone un 1
dbil.
Ahora analizaremos el transistor PMOS. Intuitivamente, recordando que un
transistor PMOS maneja tensiones y corrientes inversas al transistor NMOS, se
puede ver que el comportamiento del transistor PMOS ser opuesto al del NMOS.
De todas maneras, a continuacin se realiza un anlisis ms detallado.

Fig. 4: NMOS. Carga

Fig. 5: PMOS. Llave abierta

Fig. 6: PMOS. Carga

La condicin de llave abierta se da para una tensin de Gate igual a Vdd. Al estar el
Gate al potencial mximo, independientemente de los valores de tensin de los
otros dos terminales del dispositivo, siempre se cumplir que V GS V t , no se
generar canal, y el capacitor de salida no podr cargarse ni descargarse (Fig. 5).
Para abrir la llave, la tensin de control (Gate) debe ser cero, es decir, la tensin
mnima. Supongamos que el capacitor de carga esta descargado, con una tensin
Fig. 7: PMOS. Descarga
de cero Volts, y a la entrada imponemos un 1 lgico. Con esta configuracin de
tensiones, la entrada es el Source y la salida el Drain. De esta forma se tiene una tensin V GS =V dd V t ,
se genera canal, y se produce una corriente de Source a Drain. Esta corriente va cargando el capacitor, y, como
la tensin de Source se mantiene constante, nada impide que el capacitor se cargue hasta alcanzar una tensin
igual a Vdd (Fig. 6). En sntesis, el transistor PMOS impone un 1 fuerte.
Ahora supongamos el caso contrario. El capacitor de salida se encuentra completamente cargado, a una
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tensin de Vdd, la tensin de Gate es cero y se impone un cero a la entrada. En este caso, el Source es la salida
por estar a mayor potencial, y el Drain es la entrada. Se cumple que V GS =V dd V t , por lo que es posible
la conduccin de corriente y de esta manera comienza a descargarse el capacitor (Fig. 7). Al descargarse el
capacitor, disiminuye su tensin, por lo que aumenta VGS. Cuando la tensin sobre el capacitor llega a ser -Vt.
(recordar que para un transistor PMOS el valor Vt. es negativo), V GS =V t y deja de circular corriente por el
transistor. Al no haber ms corriente, el capacitor no puede seguir descargndose y su tensin queda fija en -Vt.
Es decir, el transistor PMOS impone un cero dbil.
NMOS

PMOS

Fuerte

Dbil

Dbil

Fuerte

Llaves en serie
Ahora analizaremos como funcionan las llaves en serie y en la prxima seccin, en
paralelo. Una vez terminado este anlisis, entender el funcionamiento de las
compuertas lgicas para la tecnologa CMOS es inmediato. Realizaremos el anlisis
para cualquier llave de tres terminales (entrada, salida y control)
independientemente si es NMOS o PMOS. Se hablar de tensin de apertura y
tensin de cierre y a final se diferenciar entre los dos tipos de transistores. El
anlisis se realiza para dos llaves, pero es fcilmente ampliable a N llaves.
En cualquier caso, deseamos imponer el estado lgico fuerte (1 para PMOS, 0 para
NMOS) en el nodo de salida. Para lograr este cometido, es necesario que ambas
llaves estn cerradas para conectar el nodo de entrada con el de salida. Por lo tanto
se necesita que A y B se encuentren a V cierre. Si alguna de las llaves tiene la tensin
de control conectada a Vapertura, la corriente no encontrar un camino para unir el
nodo de referencia con el nodo de salida y transmitirle su estado lgico (Fig. 8).
NMOS

PMOS

Estado lgico Fuerte

0V

Vdd

Vcierre

Vdd

0V

Vapertura

0V

Vdd

Fig. 8: Llaves en serie

Llaves en paralelo
Nuevamente, deseamos imponer en el nodo de salida el estado lgico
fuerte. Entonces, debe existir un camino de corriente que conecte el nodo
de referencia con el de salida. Esto quiere decir que si alguna de las llaves,
A o B, se encuentra a la tensin de cierre, se genera un camino entre ambos
nodos y as el estado lgico se impone en el nodo de salida. Es decir, A, B o
ambos deben estar a la tensin de cierre. En el caso en que ambas llaves
tengan su terminal de control conectado a la Vapertura, ambas ramas se
encuentran a circuito abierto y no existir camino posible para que la
corriente viaje desde el nodo de referencia hasta el nodo de salida (Fig. 9).
Lgica Combinacional CMOS
Para entender los circuitos combinacionales CMOS, es importante recordar
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Fig. 9: Llaves en paralelo

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el funcionamiento del inversor CMOS y la funcin de cada bloque. Tambin es muy

importante familiarizarse con los valores y la funcin de tensiones presentados en
la ltima tabla.
Un inversor es un dispositivo de una nica entrada (Fig. 10). Esta entrada, se
conecta al Gate de cada uno de lo transistores. Tambin tiene una nica salida, a
la cual se conectan los Drain de ambos transistores. En un principio parecera que
existe una redundancia pero no es as, ya que ambos transistores tienen un rol
particular.
Como vimos en la introduccin, el transistor NMOS impone un cero fuerte y el
transistor PMOS impone un uno fuerte. Entonces el inversor CMOS, dependiendo
del valor de salida que se desea, elige cual de los dos transistores impone su
valor fuerte. El valor fuerte es lo que en la seccin anterior se llamo tensin de
referencia, que es complementaria en cada tipo de transistor. El inversor CMOS
puede realizar esta discriminacin (elegir quien impone el valor de salida) porque
no slo la referencia de los transistores es complementaria, sino tambin lo son las
Fig. 10: Inversor CMOS
tensiones de apertura y cierre. Es decir, ante una misma entrada, un transistor est
abierto y el otro se encuentra cerrado. Como se ve, esta complementariedad es lo que logra el funcionamiento
del dispositivo, y de ah el nombre de la tecnologa Complementary MOS.
Ahora supongamos el circuito de la figura 11, y veamos como se comporta.
Los dos transistores de abajo son dos transistores NMOS en serie. Los
transistores NMOS imponen un cero fuerte a la salida. Recordando lo visto en
llaves en serie, para conectar el nodo de salida con el nodo de masa (y as
imponer el cero lgico), ambos transistores deben encontrarse en conduccin,
entonces la tension de Gate de ambos transistores debe ser Vdd. Cualquier
otra combinacin de tensiones, no va a imponer un cero.
Por otro lado, el circuito superior corresponde a dos transistores PMOS en
paralelo. Los transistores PMOS imponen u uno lgico fuerte a la salida, y en
este caso lo harn siempre y cuando alguno de ellos dos, o los dos, se
encuentren cerrados. Para estar en este estado, la tensin de Gate debe ser
cero. Es decir, cuando se tenga algn 0 a la entrada, a la salida se impondr
un uno lgico fuerte.
Revisando lo discutido en los ltimos prrafos, para la configuracin descripta
se obtiene la siguiente tabla de verdad.
A

Out

Fig. 11: NAND CMOS

Esta tabla corresponde a una compuerta NAND. Por lo tanto, esta configuracin sintetiza una compuerta NAND
en tecnologa CMOS.
Ahora supongamos que tenemos el circuito de la figura 12. En la parte inferior del circuito hay dos transistores
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NMOS en paralelo. En este caso, para imponer el cero fuerte a la salida

slo basta cerrar al menos alguno de los dos transistores. Para ellos, la
tensin de Gate de uno de ellos, o de ambos, debe ser un 1 lgico, as la
tensin VGS es tal que existe formacin de canal. Por el contrario, si ambos
transistores se encuentran conectados a cero volts (tensin de Gate) no
existir camino entre el nodo de salida y el nodo de tierra.
El circuito superior son dos transistores PMOS en serie. La nica forma de
que ambos estn en conduccin y se conecte el nodo de V dd al nodo de
salida, es cuando ambas entradas estn a cero volts. As, se impone un 1
fuerte a la salida. Cualquier otra combinacin de entrada abre uno de los
dos transistores y se interrumpe la conexin.
En este caso se obtiene la siguiente tabla de verdad.
A

Out

Fig. 12: NOR CMOS

Esta tabla corresponde a una compuerta NOR. Esta configuracin sintetiza la compuerta NOR en tecnologa
CMOS (Fig. 12).
Si se desea tener una compuerta AND u OR, solo basta con aadir un inversor a la salida (y es la forma ms
sencilla de hacerlo).
Al conjunto de transistores NMOS, se lo denomina RED N, y al conjunto de
transistores PMOS se lo denomina RED P. La siguiente tabla resume la
topologa de cada red
AND

OR

Red N

Serie

Paralelo

Red P

Paralelo

Serie

Debe notarse que las topologas son tambin complementarias, enfatizando

el nombre de la tecnologa.
Supongamos que deseamos sintetizar la siguiente funcin lgica

Z = ABC D E
Dejamos el anlisis en profundidad para el lector, lo que se desea con este
ejemplo es enfatizar la sntesis de la topologa.
Red N:

A paralelo B serie C paralelo D paralelo E

Red P:

A serie B paralelo C serie D serie E

La figura 13 ilustra el circuito esquemtico para esta funcin lgica.

Fig. 13: Funcin Lgica en CMOS
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Como ltimo ejemplo de implementacin de compuertas lgicas, veremos la forma de sintetizar una compuerta
XOR.
Por definicin, la compuerta XOR corresponde a la siguiente funcin lgica:

AB
XOR= AB
Debe notarse que la compuerta XOR es en verdad una compuerta de 4 entrada, ya que se debe disponer de los
valore originales ms los valores negados. Por lo tanto, cada red tendr cuatro transistores.
Aplicando doble negacin, para mantener los mismos valores de salida, y aplicando las leyes de DeMorgan

XOR= AB AB= AB A B
Aplicando leyes del lgebra de Boole obtenemos la siguiente expresin

XOR= AB
A
B
Como se ve, la funcin XOR puede definirse de dos maneras distintas, como producto de maxitrminos o como
suma de minitrminos, y la salida siempre negada, por
tratarse de tecnologa CMOS.
Ntese que si bien la salida de la funcin lgica que define a
la XOR es negada, la salida de la compuerta no lo es, es
decid, se trata de una XOR y no de una XNOR.

Producto de maxiterminos XOR=

AB A B

Suma de miniterminos XOR= AB AB

Para la red N, se utilizar la suma de minitrminos, que se
traduce, en criollo, en el paralelo de los serie.
Para la red P, se utilizar el producto de maxitrminos, para
tambin traducirlo en criollo en el paralelo de los seire.

A serie B paralelo A serie B

paralelo A serie B
Red P: A serie B
Red N:

La figura 14 ilustra el circuito esquemtico para la

compuerta XOR, incluyendo los inversores de entrada para
conseguir los cuatro valores lgicos necesarios.

Fig. 14: XOR. CMOS

Siguiendo las explicaciones detalladas en el presente

apunte, el lector debe ahora encontrarse en condiciones de sintetizar cualquier funcin lgica en tecnologa
CMOS.

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