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Universidad Nacional Autnoma de

Mxico
Fecha de entrega
29-5-2013

CALCULADORA de 4 Bits

Diseo Digital
Proyecto Final
Nombre:
Prez Vsquez Marco Antonio
Mrida Guzmn Oscar

Prof.:
M.I. Martnez Alcaraz Jos Miguel

Gpo. Lab:

04

Semestre: 2013-2

OBEJETIVOS:
Un modelo Fsico que pueda sumar 2 palabras de 4 bits usando solo compuertas logicas e
implementando Full Adder Generador Propagador (FAGP) y Carry Look Ahead (CLA) y como
resultado muestre una palabra de 5 bitscon Leds.
INTRODUCCIN
En este apartado se presenta la descripcin y la teora necesaria para comprender el
funcionamiento del circuito a implementar, el cual tiene la funcin de sumar dos palabras de
4 bits cada una utilizando el mtodo Carry Look Ahead, el cual tendr la ventaja de realizar
la suma lo ms rpida y eficientemente posible. Se opta por esta implementacin ya que se
podran utilizar varios Full Adder para implementar un circuito que realice lo mismo que con
el CLA, sin embargo bajo esta configuracin el retraso de tiempo es considerable. Al
implementar un CLA este problema se elimina ya que el retraso en el tiempo se reduce a la
mitad. Se presentar en un principio la teora que describe como implementarlo, y luego
se presentar el diagrama de conexin para ser armado en la proto. Cabe mencionar tambin
que el Carry Look Ahead puede ser adquirido ya en un circuito integrado. Sin embargo el
objetivo es armar el circuito completo con puras compuertas lgicas.
Para qu sirve el CLA?
Al observar el FULL ADDER observamos que para efectuar la suma de cada pareja de bits
tenemos que esperar el carry anterior para efectuar la suma, si la palabra es muy grande el
tiempo necesario para hacer la suma tambin ser muy grande.
Si nosotros pudiramos prever cunto vale el carry para cada etapa con anterioridad
podramos efectuar la suma de cada pareja de bits al mismo tiempo. Este es el propsito del
CLA, como ya se haba mencionada gracias a el se puede tener un circuito ms eficiente.

Tabla
de
A0

B0

G0

P0

S0

Cuan

verda

do
1

Ci

C0

0
FAGP

Tabla de verdad
FAGP

Ai

Bi

Ci

Gi

Pi

Si

Cuando Ci es diferente de cero

De manera general
Gi = Ai Bi

GENERADOR

Si = Ai

Pi = Ai

Bi

PROPAGADOR

G0

P1

G1

C2

Bi

Ci

SUMA

Ci+1 = Gi + Pi Ci

CARRY

Las expresiones utilizadas para los carry son:

Tabla de verdad para C2

Tabla de verdad para C3


Ya que son 5 entradas y la tabla seria de 32 renglones solo te pondran las combinaciones en
las cuales la salida C3 es un 1 lgico.

Tabla de verdad para C4

Una vez ms debido a lo grande de la tabla solo se contemplaron algunos de los casos
donde se tena un uno lgico que sin embargo son muchos y por ello mismo solo se tomaron
algunos de ellos.

Aqu se tiene la simulacin en isis proteus.


Se tiene un ejemplo
Palabra A

1001

como resultado de la suma se obtiene:

Palabra B

1010

1 0 0 11

Representacin del sumador FAGP con CLA


Es importante mencionar que con este arreglo de sumador (FAGP con CLA) el tiempo de
respuesta es de 2 t.
Para implementar la salida a 7 segmentos:
Pasaremos la salida en binario a cdigo BCD, obteniendo la siguiente tabla de verdad.

BCDD
Nmero
0
1
2
3
4
5
6
7

S4
0
0
0
0
0
0
0
0

S3
0
0
0
0
0
0
0
0

S2
0
0
0
0
1
1
1
1

S1
0
0
1
1
0
0
1
1

S0
0
1
0
1
0
1
0
1

BD3
0
0
0
0
0
0
0
0

BD2
0
0
0
0
0
0
0
0

BCDU
BD1
0
0
0
0
0
0
0
0

BD0
0
0
0
0
0
0
0
0

BU3
0
0
0
0
0
0
0
0

BU2
0
0
0
0
1
1
1
1

BU1
0
0
1
1
0
0
1
1

BU0
0
1
0
1
0
1
0
1

8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1

0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
1

1
1
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
1
1
0

0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0

0
0
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
0
1
1
0
0
0

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0

Para implementar la salida a 7 segmentos utilizaremos una memoria EPROM27512 para as


evitar el tener que implementar las funciones. Las salidas del sumador fueron conectadas a
las entradas de la memoria y las salidas de la memoria a los 47LS48 para pasarlos a los 7
segmentos.
Y la codificacin de BINARIO a BCD se hace en la memoria.

Obteniendo el siguiente circuito. Para la codificacin a BCD y salida 7 segmentos.

OBEJETIVOS:
Un modelo Fsico que pueda multiplicar 2 palabras de 4 bits usando solo compuertas lgicas.
INTRODUCCIN
La multiplicacin es una operacin cara (en trminos de recursos) y lenta. Este hecho ha
motivado la integracin de unidades completas de multiplicacin en los DSPs y mPs. Los
multiplicadores son en la prctica matrices complejas de sumadores.
Multiplicador en rbol
Empleando sumadores para las sumas parciales en estructura de rbol, se pueden reducir
tanto el camino crtico (retardo) como el nm. de celdas sumadoras necesarias (rea)

En este apartado se presenta la descripcin y la teora necesaria para comprender el


funcionamiento del circuito a implementar, el cual tiene la funcin de multiplicar dos palabras
de 3 bits cada una.
utilizando el mtodo de El rbol de Wallace.

Para poder resolver la multiplicacin mediante el rbol de Wallace nos ayudaremos de


sumadores Full adder y Half adder.

Diagrama Lgico de la multiplicacin

Al igual que en la suma para implementar la salida a 7 segmentos utilizaremos una memoria
EPROM27512 para as evitar el tener que implementar las funciones. Las salidas del sumador
fueron conectadas a las entradas de la memoria y las salidas de la memoria a los 47LS48
para pasarlos a los 7 segmentos.
Y la codificacin de BINARIO a BCD se hace en la memoria.
Obteniendo el siguiente circuito. Para la codificacin a BCD y salida 7 segmentos.

OBEJETIVOS:
Un modelo Fsico que pueda restar 2 palabras de 4 bits, utilizando compuertas lgicas.
INTRODUCCIN
RESTADORES
La sustraccin de dos nmeros binarios puede llevarse a cabo tomando el complemento del
sustraendo y agregndolo al minuendo. Por este mtodo, la operacin de sustraccin llega a
ser una operacin de divisin que requiere sumadores completos para su implementacin en
mquina.
Es posible implementar la sustraccin con circuitos lgicos en forma directa, como se hace
con lpiz y papel. Por este mtodo cada bit sustraendo del nmero se sustrae de su bit
minuendo correspondiente significativo para formar un bit de diferencia.
Si el bit minuendo es menor que el bit sustraendo, se toma un 1 de la siguiente posicin
significativa. El hecho de que se ha tomado un 1 debe llevarse al siguiente par mas alto de bit
mediante una seal binaria que llega de fuera (salida) de una etapa dada y va a (entrada) la
siguiente etapa ms alta.

Como se observa en el diagrama lgico se utilizo un sumador completo. La salidas del


sumador entran a la memoria para ser codoficadas a BCD y de la memoria salen a la 74LS48
para pasarla a7 segmentos. El signo de ls resta esta dado por el LED. Cuando se enciende
quiere decir que el resultado es negativo.

OBEJETIVOS:
Un modelo Fsico que pueda dividir 2 palabras de 4 bits.
INTRODUCCIN
Divisores Binarios.
La operacin de divisin es algo ms compleja que la multiplicacin, pero tambin se realiza
en la mayora de computadores mediante un circuito sumador/restador y algn algoritmo
adecuado.
Dado dos operandos, el dividendo D y el divisor d, el objetivo de la divisin es calcular el
cociente Q y el resto R tal que
D = d *Q + R
con la condicin de que el resto sea menor que el divisor, es decir

Los circuitos que realizan la multiplicacin y la divisin son anlogos, pues el producto se
puede realizar por sumas sucesivas y el cociente se puede realizar mediante restas

sucesivas. Vamos a ver primero el mtodo de lpiz y papel para los nmeros binarios
positivos. Para ello seguiremos el siguiente algoritmo:
1. Examinar los bits del dividendo de izquierda a derecha hasta encontrar una cadena mayor
que el divisor.
2. Se coloca un 1 en el cociente y se procede a restar el divisor al dividendo.
3. Ahora empieza unas acciones cclicas: al resto se le aade una cifra del dividendo, si no es
mayor que el divisor se aade un 0 al cociente y se baja otra cifra; as hasta que el nuevo
resto sea mayor que el divisor y entonces se aade un 1 al cociente y se procede a restar el
divisor del resto actual.
4. Este proceso se repite hasta que se acaban todos los bits del dividendo.

El algoritmo de la divisin se basa en prueba y error. Al igual que con los nmeros en
decimal, la divisin binaria busca el nmero que multiplicado por el divisor nos da el mayor
nmero que se puede restar al dividendo sin que nos d un valor negativo. En la divisin
binaria los valores a probar son siempre o el uno o el cero, primero probamos con el uno
esto nos har restar al dividendo el divisor, eligiendo los bits adecuados, si la resta es
negativa en vez de un uno cambiamos por un cero y bajamos una nueva cifra, si el resultado
fue positivo dejamos el valor de la resta al cual se le aade una nueva cifra del dividendo y
seguimos con la operacin.
Pero a la hora de realizar un circuito digital que realice la divisin es mejor cambiar un poco
el mtodo y en vez de desplazar el divisor a la derecha, desplazaremos el resto parcial a la
izquierda ( en la prctica es como multiplicarlo por 2) y operamos con el divisor fijo. Veamos
como realizaramos la anterior divisin con esta variante al mtodo propuesto.

El problema es que el ltimo resto parcial Rn no contiene exactamente el resto, pues el valor
verdadero se calcula como

Est claro que es ms difcil de automatizar la divisin debido al proceso de ensayo. Las
tareas a realizar por el circuito son: acomodar metdicamente el divisor con relacin al
dividendo y realizar una sustraccin, en complemento a dos. Si el resultado es cero o
positivo, se pone el bit cociente como 1, el resultado de la resta se ampla con otro dgito del
dividendo y el divisor se acomoda para otra sustraccin.
Divisin por el mtodo de restauracin.
Tal como se ha indicado, para evitar la utilizacin de circuitos comparadores de elevado
coste, la comparacin se realiza entre el dividendo y el divisor se realiza mediante una resta.
Al realizar la resta, una respuesta positiva indica que el divisor es ms pequeo, y se coloca
un 1 en el cociente. Una respuesta negativa indica que el divisor es mayor y por tanto que la
resta no era necesaria, por lo que hay que volver a sumar el divisor al dividendo. A esta
operacin se le llama restaurar el valor original del dividendo, dndole nombre al mtodo.

Diagrama lgico
utilizando una memoria
EEPROM