Capitulo Vi - Analisis y Sintesis de Circuitos Secuenciales Sincronos-Libre

Sistemas Digitales Sistemas Digitales Jorge Gianotti H. Jorge Gianotti H.
1
ANALISIS Y SINTESIS DE CIRCUITOS ANALISIS Y SINTESIS DE CIRCUITOS
SECUENCIALES SINCRONOS SECUENCIALES SINCRONOS
Profesor Jorge Gianot t i Hidalgo Profesor Jorge Gianot t i Hidalgo
Depart ament o de I ngenier Depart ament o de I ngenier a El a El ct rica ct rica
Universidad de Ant ofagast a Universidad de Ant ofagast a
2007 2007
Sistemas Digitales Sistemas Digitales Jorge Gianotti H. Jorge Gianotti H. 2
Un circuito secuencial general contiene: Un circuito secuencial general contiene:
L L gica combinacional y biestables. gica combinacional y biestables.
Los biestables: Los biestables:
Son elementos de Son elementos de memoria memoria que almacenan la que almacenan la historia historia
del circuito. del circuito.
Los valores almacenados en los biestables constituyen el Los valores almacenados en los biestables constituyen el
estado del circuito estado del circuito (salidas Q de los flip (salidas Q de los flip- -flops). flops).
Circuito Secuencial General Circuito Secuencial General
L L gica gica
Combinacional Combinacional
MEMORI A MEMORI A
( (biestables biestables) )
Entradas Entradas
Salidas Salidas
x x
i i
z z
i i
Variables de Variables de
Estado de Estado de
Excitaci Excitaci n n
Variables de Estado Variables de Estado
Secundaria Secundaria
y y
i i
Y Y
i i
Cualquier circuito secuencial se puede asimilar al esquema: Cualquier circuito secuencial se puede asimilar al esquema:
La l La l gica combinacional del circuito secuencial general, gica combinacional del circuito secuencial general, entrega las entrega las
salidas del circuito ( salidas del circuito (z z
i i
) y las variables de excitaci ) y las variables de excitaci n n (variables de (variables de
estado) que son las entradas a los biestables de la memoria ( estado) que son las entradas a los biestables de la memoria (Y Y
i i
). ).
Las variables de estado secundaria de la memoria ( Las variables de estado secundaria de la memoria (y y
i i
) almacenan el ) almacenan el
estado actual del circuito. estado actual del circuito.
El estado actual en la memoria est El estado actual en la memoria est representado por el valor que representado por el valor que
asumen las salidas asumen las salidas Q Q
i i
de los flip flops y se asume binaria (1 o 0). de los flip flops y se asume binaria (1 o 0).
Las Las variables de excitaci variables de excitaci n ( n (Y Y
i i
) ) corresponden a los estados siguientes corresponden a los estados siguientes
de circuito secuencial. de circuito secuencial.
Los circuitos secuenciales tienen un Los circuitos secuenciales tienen un n n mero finito mero finito de estados posibles: de estados posibles:
con con n n biestables son posibles biestables son posibles 2 2
n n
estados. estados.
Los circuitos secuenciales tambi Los circuitos secuenciales tambi n se conocen como: n se conocen como:
M M quinas de Estados (ME), o quinas de Estados (ME), o
M M quinas de Estados Finitos (MEF). quinas de Estados Finitos (MEF).
L L gica gica
Combinacional Combinacional
MEMORI A MEMORI A
( (biestables biestables) )
Pulsos de Reloj Pulsos de Reloj
Entradas Entradas
x x
i i
z z
i i
Estado de Estado de
Excitaci Excitaci n n
Estado de Estado de
Secundaria Secundaria
y y
i i
Y Y
i i
M M quina de Estado quina de Estado S S ncrona ncrona
Los biestables est Los biestables est n sincronizados por pulsos de reloj ( n sincronizados por pulsos de reloj (clock clock) )
Circuitos Secuenciales S Circuitos Secuenciales S ncronos ncronos
Los circuitos s Los circuitos s ncronos son : ncronos son :
m m s f s f ciles de dise ciles de dise ar. ar.
m m s seguros de funcionamiento. s seguros de funcionamiento.
En un circuito s En un circuito s ncrono : ncrono :
Todos los cambios de estado de los biestables se deben a los Todos los cambios de estado de los biestables se deben a los
niveles presentes justo antes del flanco activo y ocurren justo niveles presentes justo antes del flanco activo y ocurren justo
despu despu s del flanco activo. s del flanco activo.
Por lo tanto, su estado permanece Por lo tanto, su estado permanece
constante en cada ciclo de reloj constante en cada ciclo de reloj
El comportamiento de una ME se puede definir con dos funciones: El comportamiento de una ME se puede definir con dos funciones:
Salidas Salidas = =

(Estado_actual, Entradas) (Estado_actual, Entradas)
Estado_Siguiente Estado_Siguiente = =

(Estado_actual, Entradas) (Estado_actual, Entradas)
Ambas funciones son generadas por la Ambas funciones son generadas por la l l gica combinacional gica combinacional: :
= es la funci = es la funci n de salida n de salida

= es la funci = es la funci n de transici n de transici n de estados ( estado_siguiente ) n de estados ( estado_siguiente )
En general se puede describir como: En general se puede describir como:
z z
i i
= =

(y (y
i i
, x , x
i i
) )
Y Y
i i
= =

(y (y
i i
, x , x
i i
) )
Modelos de circuitos secuenciales s Modelos de circuitos secuenciales s ncronos ncronos
Modelo de M Modelo de M quina de quina de Mealy Mealy
Flip
Flops
Salida
Lgica
Combinacional
Estado Siguiente
Lgica
Combinacional
Entradas
Salidas
En el modelo de En el modelo de Mealy Mealy de un circuito secuencial, las de un circuito secuencial, las salidas salidas
son funciones de las son funciones de las entradas entradas y del y del estado actual. estado actual.
Ejemplo Ejemplo
Determinar la respuesta de salida del circuito secuencial defini Determinar la respuesta de salida del circuito secuencial definido do
en la siguiente figura con la secuencia de entrada en la siguiente figura con la secuencia de entrada X = 011010 X = 011010
A
B C
1/ 1
0/ 0
0/ 1
1/ 0
0/ 0
1/ 0
X/ Z
Estado Entrada
Presente X=0 X=1
A B,1 C,0
B B,0 A,1
C A,0 C,0
Estado siguiente/ Salida Estado siguiente/ Salida
Comportamiento de la secuencia del circuito secuencial: Comportamiento de la secuencia del circuito secuencial:
TI EMPO 0 1 2 3 4 5
ESTADO ACTUAL A B A C A C A
ENTRADA 0 1 1 0 1 0
SALI DA 1 1 0 0 0 0
ESTADO SI GUI ENTE B A C A C A
Clock
State
Input x
Output z
0 1
A C
T0 T1 T2 T3 T4 T5
A
B
C
A A
1 0 1 0
0 1 0 1 0 0
Diagrama de tiempos del modelo Diagrama de tiempos del modelo Mealy Mealy
Modelo de M Modelo de M quina de Moore quina de Moore
Flip
Flops
Salida
Lgica
Combinacional
Estado Siguiente
Lgica
Combinacional
Entradas
Salidas
En el modelo de En el modelo de Moore Moore de un circuito secuencial, las de un circuito secuencial, las salidas salidas
son funciones s son funciones s lo lo del del estado actual. estado actual.
Ejemplo Ejemplo
Determinar la respuesta de salida del circuito secuencial defini Determinar la respuesta de salida del circuito secuencial definido do
en la siguiente figura con la secuencia de entrada en la siguiente figura con la secuencia de entrada X = 011010 X = 011010
Y/ 0
W/ 0
X/ 1
0
1
0
0
1
1
Estado Entrada
Presente X=0 X=1
W Y X
X X Y
Y X W
Salida Salida
0 0
1 1
0 0
Comportamiento de la secuencia del circuito secuencial: Comportamiento de la secuencia del circuito secuencial:
TI EMPO 0 1 2 3 4 5
ESTADO ACTUAL W Y W X X Y X
ENTRADA 0 1 1 0 1 0
SALI DA 0 0 0 1 1 0
ESTADO SI GUI ENTE B A C A C A
Clock
State
Input x
Output z
0 1
A C
T0 T1 T2 T3 T4 T5
A
B
C
A A
1 0 1 0
0 1 0 1 0 0
Diagrama de tiempos del modelo Moore Diagrama de tiempos del modelo Moore
Ejemplo: Diagramas de Estado para la Secuencia 101
Q
0
Q
1
Q
2
0/0
0/0
1/0
1/1
1/0
0/0
Q
0
Q
1
/0
Q
2
/0
Q
3
/1
/0
0
1
0
1 0
1
1
0
Diagrama Diagrama Mealy Mealy
Diagrama Moore Diagrama Moore
Tablas de Estado para la Secuencia 101
Tabla de Tabla de Mealy Mealy
Tabla de Moore Tabla de Moore
Estado
Presente
Entrada
X=0 X=1
Salida
Z
Q
0
Q
0
Q
1
0
Q
1
Q
2
Q
1
0
Q
2
Q
0
Q
3
0
Q
3
Q
2
Q
1
1
Estado
Presente
Q
v
Estado
Siguiente
Entradas
X=0 X=1
Q
0
Q
0
,0 Q
1
,0
Q
1
Q
2
,0 Q
1
,0
Q
2
Q
0
,0 Q
1
,1
Q
v+1
,Z Q
v+1
,Z
S S ntesis de Circuitos Secuenciales Modalidad Reloj ntesis de Circuitos Secuenciales Modalidad Reloj
En la modalidad reloj, los cambios de estado est En la modalidad reloj, los cambios de estado est n regidos por la n regidos por la
acci acci n de un pulso de reloj aplicado a los flip flops que conforman l n de un pulso de reloj aplicado a los flip flops que conforman la a
memoria. memoria.
El procedimiento que rige el dise El procedimiento que rige el dise o de m o de m quinas secuenciales se quinas secuenciales se
describe mediante el siguiente diagrama de etapas: describe mediante el siguiente diagrama de etapas:
Diagrama de
estados
Tabla de
est ados
Tabla mnima
de estados
Tabla de
transi cin
Ecuacin de
entrada a memoria
Circuito
Asignacin de estado
Descripcin
Funcional
Ejemplo para dise Ejemplo para dise ar el diagrama de estado y la tabla de estados de un ar el diagrama de estado y la tabla de estados de un
problema de planteo. problema de planteo.
Ejemplo: Ejemplo:
Dise Dise ar un circuito secuencial s ar un circuito secuencial s ncrono en la modalidad de reloj, que ncrono en la modalidad de reloj, que
detecte la secuencia de tres unos consecutivos que ingresan a tr detecte la secuencia de tres unos consecutivos que ingresan a trav av s de s de
la l la l nea de entrada X. Cuando tal situaci nea de entrada X. Cuando tal situaci n se presenta, la l n se presenta, la l nea de salida nea de salida
del circuito, Z, debe ir a estado l del circuito, Z, debe ir a estado l gico gico 1 1 y permanecer y permanecer en ese estado en ese estado
indefinidamente cualquiera sea la se indefinidamente cualquiera sea la se al de entrada que se ingrese. Cada al de entrada que se ingrese. Cada
bit de entrada bit de entrada 0 0 o o 1 1 estar estar sincronizado por un pulso de reloj. sincronizado por un pulso de reloj.
Detector Detector
de de
Secuencia Secuencia
Entrada X Entrada X
Salida Z Salida Z
Pulsos de Reloj Pulsos de Reloj
Diagrama de Estados Diagrama de Estados
1. 1. Considerando el caso en que ingresen los tres unos seguidos. Considerando el caso en que ingresen los tres unos seguidos.
1/0 1/1 1/0
0/0
1/0
q
0
q
1
q
2
q
3
2. 2. Considerando todas las posibles combinaciones de entradas Considerando todas las posibles combinaciones de entradas
1/0 1/1 1/0
0/0
1/0
q
0
q
1
q
2
q
3
q
4
0/0
0/0
1/0
0/0
Tabla de Estados Tabla de Estados
De acuerdo al diagrama de todas las posibles combinaciones. De acuerdo al diagrama de todas las posibles combinaciones.
q q
v v
x x
v v
0 0 1 1
q q
0 0
q q
4 4
,0 ,0 q q
1 1
,0 ,0
q q
1 1
q q
4 4
,0 ,0 q q
2 2
,0 ,0
q q
2 2
q q
4 4
,0 ,0 q q
3 3
,1 ,1
q q
3 3
q q
3 3
,0 ,0 q q
3 3
,0 ,0
q q
4 4
q q
4 4
,0 ,0 q q
1 1
,0 ,0
q q
v v+1 +1
,z ,z q q
v v+1 +1
,z ,z
Se aprecia que el estado q Se aprecia que el estado q
4 4
puede ser reemplazado por q puede ser reemplazado por q
0 0
. .
RELACI ONES DE EQUI VALENCI AS RELACI ONES DE EQUI VALENCI AS
Para reducir una Tabla de Estados y conseguir una tabla Para reducir una Tabla de Estados y conseguir una tabla ptima en ptima en
estados con la menor cantidad de estados, es necesario determina estados con la menor cantidad de estados, es necesario determinar a r a
partir de la tabla inicial de estados, los estados que resulten partir de la tabla inicial de estados, los estados que resulten ser ser
equivalentes. Esto significa que algunos estados pueden consider equivalentes. Esto significa que algunos estados pueden considerarse arse
bajo condiciones de ser equivalentes siempre y cuando no sea pos bajo condiciones de ser equivalentes siempre y cuando no sea posible ible
distinguir su funcionalidad entre ellos. distinguir su funcionalidad entre ellos.
Ser equivalentes se puede simbolizar como el hecho que esos esta Ser equivalentes se puede simbolizar como el hecho que esos estados dos
presentan iguales estados siguientes y valores de salida para la presentan iguales estados siguientes y valores de salida para las s
mismas condiciones de entrada. mismas condiciones de entrada.
De igual manera existen circuitos equivalentes, ya que bajo igua De igual manera existen circuitos equivalentes, ya que bajo iguales les
condiciones de entrada entregan las mismas salidas. condiciones de entrada entregan las mismas salidas.
Estados Equivalentes y Circuitos Estados Equivalentes y Circuitos
Si las salidas y los estados siguientes se especifican para cada Si las salidas y los estados siguientes se especifican para cada
combinaci combinaci n de entradas y estados presentes, los circuitos se clasifican n de entradas y estados presentes, los circuitos se clasifican
como completamente especificados. como completamente especificados.
La funci La funci n del estado siguiente se denota por el s n del estado siguiente se denota por el s mbolo mbolo , mientras que , mientras que
la funci la funci n de salida lo ser n de salida lo ser por el s por el s mbolo mbolo
(q (q
2 2
,3) = 0 indica que la salida del estado q ,3) = 0 indica que la salida del estado q
2 2
para la entrada 3, es 0. para la entrada 3, es 0.
(q (q
2 2
,3) = q ,3) = q
4 4
indica que el estado siguiente de q indica que el estado siguiente de q
2 2
para la entrada 3, es q para la entrada 3, es q
4 4
Ejemplo: Ejemplo:
Considere un circuito el cual es sometido a una serie de entrada Considere un circuito el cual es sometido a una serie de entradas dadas s dadas
por los n por los n meros meros 0 0- -2 2- -3 3- -0 0- -0 0- -1 1. Determinar los valores de salida en . Determinar los valores de salida en
respuesta a esta secuencia de entrada, como tambi respuesta a esta secuencia de entrada, como tambi n, la secuencia del n, la secuencia del
siguiente estado a partir del estado inicial siguiente estado a partir del estado inicial q q
1 1
. La tabla de estados t . La tabla de estados t pica pica
del circuito es la siguiente: del circuito es la siguiente:
q
v
X
0 1 2 3
q
1
q
3
,0 q
1
,0 q
2
,0 q
2
,0
q
2
q
3
,0 q
3
,0 q
4
,0 q
4
,0
q
3
q
3
,0 q
1
,1 q
1
,2 q
1
,0
q
4
q
4
,0 q
4
,0 q
2
,0 q
2
,0
q
v+1
,z
Soluci Soluci n: n:
La secuencia de valores de salida (z) y estados siguientes ( La secuencia de valores de salida (z) y estados siguientes (q q
v v+1 +1
) en ) en
respuesta a la serie de entradas (x) es la siguiente: respuesta a la serie de entradas (x) es la siguiente:
(q
1
,0) = 0 y

(q
1
,0) = q
3
(q
3
,2) = 2 y

(q
3
,2) = q
1
(q
1
,3) = 0 y (q
1
,3) = q
2
(q
2
,0) = 0 y (q
2
,0) = q
3
(q
3
,0) = 0 y

(q
3
,0) = q
3
(q
3
,1) = 1 y (q
3
,1) = q
1
La secuencia salida y estado final se resumen como la siguiente La secuencia salida y estado final se resumen como la siguiente
funci funci n: n:
(q
1
,023001) = 020001

(q
1
,023001) = q
1
Definici Definici n de equivalencia de dos estados en circuitos n de equivalencia de dos estados en circuitos
Definici Definici n 10.1. n 10.1.- - Sean S y T dos circuitos completamente especificados, Sean S y T dos circuitos completamente especificados,
sujetos a las mismas secuencias de entrada posible. Sea (X sujetos a las mismas secuencias de entrada posible. Sea (X
1 1
, X , X
2 2
,... ,...X X
n n
) )
una secuencia de valores posibles de un conjunto de entrada X, d una secuencia de valores posibles de un conjunto de entrada X, de e
longitud arbitraria. Los estados longitud arbitraria. Los estados p p

a T y q a T y q

S S son indistinguibles son indistinguibles
(equivalentes), lo cual se expresa como p (equivalentes), lo cual se expresa como p

q , si y solo si q , si y solo si
T T
(q, X (q, X
1 1
, ,
X X
2 2
...X ...X
n n
) = ) =
S S
(p, X (p, X
1 1
, X , X
2 2
...X ...X
n n
) ) para cada secuencia posible de entradas. para cada secuencia posible de entradas.
Definici Definici n 10.2. n 10.2.- - Se dice que los circuitos secuenciales S y T son Se dice que los circuitos secuenciales S y T son
equivalentes, lo cual se expresa como S equivalentes, lo cual se expresa como S

T si para cada estado p en T, T si para cada estado p en T,
existe un estado q en S , tal que p existe un estado q en S , tal que p

q e inversamente, para cada estado q e inversamente, para cada estado
q en S existe un estado p en T tal que p q en S existe un estado p en T tal que p

q . q .
Por ejemplo se puede verificar que los circuitos S y T son equiv Por ejemplo se puede verificar que los circuitos S y T son equivalentes si alentes si
no se pueden diferenciar observando las respuestas a una secuenc no se pueden diferenciar observando las respuestas a una secuencia de ia de
entradas. Sean la tablas de estados de los circuitos S y T las s entradas. Sean la tablas de estados de los circuitos S y T las siguientes: iguientes:
S S X = 0 X = 0 X = 1 X = 1
q q
1 1
q q
3 3
, 0 , 0 q q
2 2
,1 ,1
q q
2 2
q q
1 1
, 1 , 1 q q
2 2
,0 ,0
q q
3 3
q q
1 1
, 0 , 0 q q
2 2
,1 ,1
T T X = 0 X = 0 X = 1 X = 1
p p
1 1
p p
1 1
, 0 , 0 p p
2 2
, 1 , 1
p p
2 2
p p
1 1
, 1 , 1 p p
2 2
, 0 , 0
Estado inicial q Estado inicial q
1 1
3 3
ESTADO ESTADO q q
1 1
q q
3 3
q q
1 1
q q
2 2
q q
2 2
q q
1 1
ESTADO ESTADO q q
3 3
q q
1 1
q q
3 3
q q
2 2
q q
2 2
q q
1 1
ENTRADA ENTRADA 0 0 1 1 0 0 0 1 1 0 ENTRADA ENTRADA 0 0 1 1 0 0 0 1 1 0
SALI DA SALI DA 0 0 1 0 1 0 0 1 0 1 SALI DA SALI DA 0 0 1 0 1 0 0 1 0 1
Estado inicial p Estado inicial p
1 1
Estado inicial p Estado inicial p
2 2
ESTADO ESTADO p p
1 1
p p
1 1
p p
1 1
p p
2 2
p p
2 2
p p
1 1
ESTADO ESTADO p p
2 2
p p
1 1
p p
1 1
p p
2 2
p p
2 2
p p
1 1
ENTRADA ENTRADA 0 0 1 1 0 0 0 1 1 0 ENTRADA ENTRADA 0 0 1 1 0 0 0 1 1 0
SALI DA SALI DA 0 0 1 0 1 0 0 1 0 1 SALI DA SALI DA 1 0 1 0 1 1 0 1 0 1
2 2
ESTADO ESTADO q q
2 2
q q
1 1
q q
3 3
q q
2 2
q q
2 2
q q
1 1
ENTRADA ENTRADA 0 0 1 1 0 0 0 1 1 0
SALI DA SALI DA 1 0 1 0 1 1 0 1 0 1
En conclusi En conclusi n: n:
1. 1. Estado Estado q q
1 1
es igual al estado es igual al estado q q
3 3
, luego estados , luego estados q q
1 1
con con q q
3 3
son son
equivalentes en siguientes estados y en salidas. equivalentes en siguientes estados y en salidas.
2. 2. Adem Adem s, se tiene que el estado s, se tiene que el estado p p
1 1
en el circuito P es equivalente en el circuito P es equivalente
tanto a tanto a q q
1 1
como a como a q q
3 3
en el circuito S. en el circuito S.
3. 3. El estado El estado p p
2 2
es equivalente al estado es equivalente al estado q q
2 2
. .
4. 4. Por lo tanto se concluye que los circuitos S y T son equivalente Por lo tanto se concluye que los circuitos S y T son equivalentes s
Determinaci Determinaci n de clases de estados indistinguibles n de clases de estados indistinguibles
Se trata de obtener una tabla de estados Se trata de obtener una tabla de estados ptima de clases de estados ptima de clases de estados
indistinguibles. Esto significa tener una menor cantidad de esta indistinguibles. Esto significa tener una menor cantidad de estados y dos y
por consiguiente una reducci por consiguiente una reducci n en el n n en el n mero de circuitos secuenciales mero de circuitos secuenciales
(flip (flip- -flops). flops).
Teorema 10.1. Teorema 10.1.- - Se har Se har que los estados de un circuito secuencial se que los estados de un circuito secuencial se
dividan en clases separadas. dividan en clases separadas. p = q p = q denota que los estados denota que los estados p p y y q q
quedan dentro de la misma clase en la partici quedan dentro de la misma clase en la partici n. Esta partici n. Esta partici n se n se
compone de clases equivalentes de estados indistinguibles (dos compone de clases equivalentes de estados indistinguibles (dos
estados estados inndistinguibles inndistinguibles deben estar en la misma clase), si y solo si, deben estar en la misma clase), si y solo si,
se satisfacen las dos condiciones siguientes para cada par de es se satisfacen las dos condiciones siguientes para cada par de estados tados
p p y y q q en la misma clase ( en la misma clase (p = q p = q) y cada entrada individual ) y cada entrada individual X X. .
1. 1. ( (p,X p,X) = ) = ( (q,X q,X) )
2. 2. (p,X) = (p,X) = (q,X) (q,X)
Ejemplo. Ejemplo.- - Realizar una partici Realizar una partici n de los estados del circuito secuencial de n de los estados del circuito secuencial de
la siguiente tabla en clases de equivalencia de estados indistin la siguiente tabla en clases de equivalencia de estados indistinguibles. guibles.
q q
v v
X X
0 0 1 1
q q
0 0
q q
0 0
,1 ,1 q q
4 4
,0 ,0
q q
1 1
q q
0 0
,0 ,0 q q
4 4
,0 ,0
q q
2 2
q q
1 1
,0 ,0 q q
5 5
,0 ,0
q q
3 3
q q
1 1
,0 ,0 q q
5 5
,0 ,0
q q
4 4
q q
2 2
,0 ,0 q q
6 6
,1 ,1
q q
5 5
q q
2 2
,o ,o q q
6 6
,1 ,1
q q
6 6
q q
3 3
,0 ,0 q q
7 7
,1 ,1
q q
7 7
q q
3 3
,0 ,0 q q
7 7
,1 ,1
q q
v v+1 +1
, ,z z
v v
q q
v v+1 +1
, ,z z
v v
Soluci Soluci n. n.- -
a. a. Cada Clase se forma por los estados que tienen salidas Cada Clase se forma por los estados que tienen salidas Z Z
v v
iguales en iguales en
X=0 y X=1 X=0 y X=1. .
Clase a b c
q
0
q
1
, q
2
, q
3
q
4
, q
5
, q
6
, q
7
Esta agrupaci Esta agrupaci n de estados en clases cumple con el n de estados en clases cumple con el N N 1 1 del teorema del teorema
10.1. 10.1.
( (p,X p,X) = ) = ( (q,X q,X) )
b. b. Para cumplir la segunda condici Para cumplir la segunda condici n del teorema 10.1 se deber n del teorema 10.1 se deber
verificar que los estados siguientes de los estados de una clase verificar que los estados siguientes de los estados de una clase se se
encuentren en una misma clase para cada una de las entradas. encuentren en una misma clase para cada una de las entradas.
Clase de
estado
siguiente
a b c
0 1 2 3 4 5 6 7
Clase a-c a-c b-c b-c b-c b-c b-c b-c
La clase La clase b b contiene pares de estado que no satisfacen la condici contiene pares de estado que no satisfacen la condici n N n N 2 2
del teorema del teorema (p,X) = (p,X) = (q,X) (q,X). .
Clase de
estado
siguiente
a b c
0 2 3 4 5 6 7 1
Clase a-c d-c d-c b-c b-c b-c b-c a-c
d d
q
0
q
1
q
2
q
3
q
4
q
5
q
6
q
7
1/0
0/0
0/1
1/0
1/0
1/1
1/1
1/1
0/0
0/0
0/0
0/0
1/0
1/1
d
a
c
b
Clases de Equivalencia Clases de Equivalencia
A continuaci A continuaci n se determina el equivalente m n se determina el equivalente m nimo de estados del nimo de estados del
circuito secuencial original. Luego, se definen los estados circuito secuencial original. Luego, se definen los estados p p
1 1
, p , p
2 2
, p , p
3 3
y p y p
4 4
en un circuito en un circuito T T correspondiente a cada una de las clases correspondiente a cada una de las clases a , b , c y d a , b , c y d . .
La siguiente tabla de estados se resume luego en: La siguiente tabla de estados se resume luego en:
p p
v v
X X
v v
Clase Clase
Estados Estados
equivalentes de equivalentes de
S S
0 0 1 1
p p
1 1
p p
1 1
, 1 , 1 p p
3 3
, 0 , 0 a a q q
0 0
p p
2 2
p p
4 4
, 0 , 0 p p
3 3
, 0 , 0 b b q q
2 2
, q , q
3 3
p p
3 3
p p
2 2
, 0 , 0 p p
3 3
, 1 , 1 c c q q
4 4
, q , q
5 5
, q , q
6 6
, q , q
7 7
p p
4 4
p p
1 1
, 0 , 0 p p
3 3
, 0 , 0 d d q q
1 1
P P
v v+1 +1
, , Z Z
v v
1/0 0/0
1/0
1/1
0/0
0/0
0/1
1/0
p
1
p
2
p
3
p
4
En conclusi En conclusi n un circuito con 8 estados iniciales que requer n un circuito con 8 estados iniciales que requer a 3 flip a 3 flip- -flops flops
se ha convertido en un circuito de 4 estados con s se ha convertido en un circuito de 4 estados con s lo 2 flip lo 2 flip- -flops flops
Simplificaci Simplificaci n por Tablas de I mplicaci n por Tablas de I mplicaci n n
Se utiliza para encontrar un equivalente m Se utiliza para encontrar un equivalente m nimo de estados de una nimo de estados de una
Tabla de Estados Tabla de Estados
q q
v v
X X
v v
= 0 = 0 X X
v v
= 1 = 1
1 1 2 , 0 2 , 0 3 , 0 3 , 0
2 2 4 , 0 4 , 0 5 , 0 5 , 0
3 3 6 , 0 6 , 0 7 , 0 7 , 0
4 4 8 , 0 8 , 0 9 , 0 9 , 0
5 5 10 , 0 10 , 0 11 , 0 11 , 0
6 6 4 , 0 4 , 0 12 , 0 12 , 0
7 7 10 , 0 10 , 0 12 , 0 12 , 0
8 8 8 , 0 8 , 0 1 , 0 1 , 0
9 9 10 , 1 10 , 1 1 , 0 1 , 0
10 10 4 , 0 4 , 0 1 , 0 1 , 0
11 11 2 , 0 2 , 0 1 , 0 1 , 0
12 12 2 , 0 2 , 0 1 , 0 1 , 0
Q Q
v v+1 +1
, , Z Z
v v
Q Q
v v+1 +1
, , Z Z
v v
Por inspecci Por inspecci n se observa que el n se observa que el
estado estado q q
12 12
es equivalente con es equivalente con q q
11 11
, ,
luego, se elimina el estado luego, se elimina el estado q q
12 12
y se y se
reemplaza en la tabla por reemplaza en la tabla por q q
11 11
. .
q q
11 11
q q
v v
X X
v v
= 0 = 0 X X
v v
= 1 = 1
1 1 2 , 0 2 , 0 3 , 0 3 , 0
2 2 4 , 0 4 , 0 5 , 0 5 , 0
3 3 6 , 0 6 , 0 7 , 0 7 , 0
4 4 8 , 0 8 , 0 9 , 0 9 , 0
5 5 10 , 0 10 , 0 11 , 0 11 , 0
6 6 4 , 0 4 , 0 11 11 , 0 , 0
7 7 10 , 0 10 , 0 11 11 , 0 , 0
8 8 8 , 0 8 , 0 1 , 0 1 , 0
9 9 10 , 1 10 , 1 1 , 0 1 , 0
10 10 4 , 0 4 , 0 1 , 0 1 , 0
11 11 2 , 0 2 , 0 1 , 0 1 , 0
Q Q
v v+1 +1
, , Z Z
v v
Q Q
v v+1 +1
, , Z Z
v v
q q
7 7
=q =q
5 5
q q
7 7
=q =q
5 5
q q
v v
X X
v v
= 0 = 0 X X
v v
= 1 = 1
1 1 2 , 0 2 , 0 3 , 0 3 , 0
2 2 4 , 0 4 , 0 5 , 0 5 , 0
3 3 6 , 0 6 , 0 5 5 , 0 , 0
4 4 8 , 0 8 , 0 9 , 0 9 , 0
5 5 10 , 0 10 , 0 11 , 0 11 , 0
6 6 4 , 0 4 , 0 11 11 , 0 , 0
8 8 8 , 0 8 , 0 1 , 0 1 , 0
10 10 4 , 0 4 , 0 1 , 0 1 , 0
11 11 2 , 0 2 , 0 1 , 0 1 , 0
9 9 10 , 1 10 , 1 1 , 0 1 , 0
Q Q
v v+1 +1
, , Z Z
v v
Q Q
v v+1 +1
, , Z Z
v v
2 2- -4 4
3 3- -5 5
2 2- -6 6
3 3- -5 5
4 4- -6 6
2 2- -8 8
3 3- -9 9
4 4- -8 8
5 5- -9 9
6 6- -8 8
5 5- -9 9
2 2- -10 10
3 3- -11 11
4 4- -10 10
5 5- -11 11
6 6- -10 10
5 5- -11 11
8 8- -10 10
9 9- -11 11
2 2- -4 4
3 3- -11 11
5 5- -11 11
4 4- -6 6
5 5- -11 11
4 4- -8 8
9 9- -11 11
4 4- -10 10
2 2- -8 8
1 1- -3 3
4 4- -8 8
1 1- -5 5
6 6- -8 8
1 1- -5 5
1 1- -9 9
8 8- -10 10
1 1- -11 11
4 4- -8 8
1 1- -11 11
2 2- -4 4
1 1- -3 3
1 1- -5 5
4 4- -6 6
1 1- -5 5
4 4- -8 8
1 1- -9 9
4 4- -10 10
1 1- -11 11
1 1- -11 11 4 4- -8 8
1 1- -3 3
2 2- -4 4
1 1- -5 5
2 2- -6 6
1 1- -5 5
2 2- -8 8
1 1- -9 9
2 2- -10 10
1 1- -11 11
2 2- -4 4
1 1- -11 11
2 2- -8 8 2 2- -4 4
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
1 1 2 2 3 3 4 4 5 5 6 6 8 8 10 10 11 11
2 2
3 3
4 4
5 5
6 6
8 8
10 10
11 11
9 9
Tabla de I mplicaci Tabla de I mplicaci n n
2 2- -4 4
3 3- -5 5
2 2- -6 6
3 3- -5 5
4 4- -6 6
2 2- -8 8
3 3- -9 9
4 4- -8 8
5 5- -9 9
6 6- -8 8
5 5- -9 9
2 2- -10 10
3 3- -11 11
4 4- -10 10
5 5- -11 11
6 6- -10 10
5 5- -11 11
8 8- -10 10
9 9- -11 11
2 2- -4 4
3 3- -11 11
5 5- -11 11
4 4- -6 6
5 5- -11 11
4 4- -8 8
9 9- -11 11
4 4- -10 10
2 2- -8 8
1 1- -3 3
4 4- -8 8
1 1- -5 5
6 6- -8 8
1 1- -5 5
1 1- -9 9
8 8- -10 10
1 1- -11 11
4 4- -8 8
1 1- -11 11
2 2- -4 4
1 1- -3 3
1 1- -5 5
4 4- -6 6
1 1- -5 5
4 4- -8 8
1 1- -9 9
4 4- -10 10
1 1- -11 11
1 1- -11 11 4 4- -8 8
1 1- -3 3
2 2- -4 4
1 1- -5 5
2 2- -6 6
1 1- -5 5
2 2- -8 8
1 1- -9 9
2 2- -10 10
1 1- -11 11
2 2- -4 4
1 1- -11 11
2 2- -8 8 2 2- -4 4
1 1 2 2 3 3 4 4 5 5 6 6 8 8 10 10 11 11
2 2
3 3
4 4
5 5
6 6
8 8
10 10
11 11
9 9
Tabla de I mplicaci Tabla de I mplicaci n n
En la En la ltima tabla de implicaci ltima tabla de implicaci n, cada celda no cruzada representa un n, cada celda no cruzada representa un
par de estados equivalentes. par de estados equivalentes.
11 11 ------------------ ------------------
10 10 ------------------ ------------------
8 8 ------------------ ------------------
6 6 ( 6 , 10 ) ( 6 , 10 )
5 5 ( 5 , 11 ) ( 6 , 10 ) ( 5 , 11 ) ( 6 , 10 )
4 4 ( 5 , 11 ) ( 6 , 10 ) ( 5 , 11 ) ( 6 , 10 )
3 3 ( 3 , 5 , 11 ) ( 6 , 10 ) ( 3 , 5 , 11 ) ( 6 , 10 )
2 2 ( 3 , 5 , 11 ) ( 2 , 6 , 10 ) ( 3 , 5 , 11 ) ( 2 , 6 , 10 )
1 1 ( 1 , 3 , 5 , 11 ) ( 2 , 6 , 10 ) ( 1 , 3 , 5 , 11 ) ( 2 , 6 , 10 )
Clases de equivalencia Clases de equivalencia ( 1 , 3 , 5 , 11 ) ( 2 , 6 , 10 ) ( 4 ) ( 8 ) ( 9 ) ( 1 , 3 , 5 , 11 ) ( 2 , 6 , 10 ) ( 4 ) ( 8 ) ( 9 )
Estados Equivalentes Estados Equivalentes
Tabla M Tabla M nima de Estados nima de Estados
q q
v v
X X
v v
= 0 = 0 X X
v v
= 1 = 1
a a = ( 1 , 3 , 5 , 11 ) = ( 1 , 3 , 5 , 11 ) b , 0 b , 0 a , 0 a , 0
b b = ( 2 , 6 , 10 ) = ( 2 , 6 , 10 ) c , 0 c , 0 a , 0 a , 0
c c = ( 4 ) = ( 4 ) d , 0 d , 0 e , 0 e , 0
d d = ( 8 ) = ( 8 ) d , 0 d , 0 a , 0 a , 0
e e = ( 9 ) = ( 9 ) b , 1 b , 1 a , 0 a , 0
q q
v v+1 +1
, , Z Z
v v
q q
v v+1 +1
, , Z Z
v v
Asignaci Asignaci n de estados y Ecuaciones de entrada del elemento de Memoria n de estados y Ecuaciones de entrada del elemento de Memoria
La asignaci La asignaci n de estados consiste en otorgar a cada variable de estado n de estados consiste en otorgar a cada variable de estado
de una tabal de estados, un valor binario. El valor binario asig de una tabal de estados, un valor binario. El valor binario asignado tiene nado tiene
en parte relaci en parte relaci n con la cantidad de variables de estado presente en la n con la cantidad de variables de estado presente en la
tabla de estados. tabla de estados.
Para determinar las ecuaciones de estado de entrada al elemento Para determinar las ecuaciones de estado de entrada al elemento de de
Memoria se debe conocer que tipo de flip flop se emplear Memoria se debe conocer que tipo de flip flop se emplear , ya sea tipo D , ya sea tipo D
o JK (entre los m o JK (entre los m s usados). Luego es preciso conocer la tabla de s usados). Luego es preciso conocer la tabla de
excitaci excitaci n del flip flop. n del flip flop.
Transici Transici n deseada n deseada
q q
v v
q q
v v+1 +1
Entradas de los Flip flops Entradas de los Flip flops
D D J J K K S S R R
0 0 0 0 0 0 0 0 X X 0 0 X X
0 0 1 1 1 1 1 1 X X 1 1 0 0
1 1 0 0 0 0 X X 1 1 0 0 1 1
1 1 1 1 1 1 X X 0 0 X X 0 0
La asignaci La asignaci n correcta de los valores binarios a cada estado presente en n correcta de los valores binarios a cada estado presente en
la tabla de estados, favorece la minimizaci la tabla de estados, favorece la minimizaci n de variables en las n de variables en las
ecuaciones de estado y por consiguiente permite minimizar los ci ecuaciones de estado y por consiguiente permite minimizar los circuitos. rcuitos.
Para tal efecto es posible enunciar tres reglas que permiten ser Para tal efecto es posible enunciar tres reglas que permiten servir como vir como
gu gu a en el proceso de a en el proceso de asignacion asignacion. Las reglas van de acuerdo a una . Las reglas van de acuerdo a una
prioridad, en este caso la Regla I (a, b, c) es la mayor priorid prioridad, en este caso la Regla I (a, b, c) es la mayor prioridad, a ad, a
continuaci continuaci n la I I y I I I . n la I I y I I I .
Regla I . Regla I .- -
a. a. Se deben examinar las filas de la tabla de estados que tengan Se deben examinar las filas de la tabla de estados que tengan
anotaciones id anotaciones id nticas para el siguiente estado. Estas filas deben nticas para el siguiente estado. Estas filas deben
recibir asignaciones adyacentes. recibir asignaciones adyacentes.
b. b. Se dan asignaciones adyacentes a las filas de la tabla de estado Se dan asignaciones adyacentes a las filas de la tabla de estado que que
tengan las mismas anotaciones del siguiente estado, pero en tengan las mismas anotaciones del siguiente estado, pero en
diferente orden de columna. A estas filas se le dan asignaciones diferente orden de columna. A estas filas se le dan asignaciones
adyacentes, si las anotaciones de estado siguiente pueden recibi adyacentes, si las anotaciones de estado siguiente pueden recibir r
asignaciones adyacentes. asignaciones adyacentes.
c. c. Las filas con anotaciones id Las filas con anotaciones id nticas para el estado siguiente en algunas nticas para el estado siguiente en algunas
pero no en todas las columnas de la tabla de estado, deben recib pero no en todas las columnas de la tabla de estado, deben recibir ir
asignaciones adyacentes en donde las filas que tengan m asignaciones adyacentes en donde las filas que tengan m s columnas s columnas
id id nticas asuman la m nticas asuman la m xima prioridad. xima prioridad.
Regla I I . Regla I I .- -
Las anotaciones de estado siguiente para una fila deben recibir Las anotaciones de estado siguiente para una fila deben recibir
asignaciones adyacentes. asignaciones adyacentes.
Regla I I I . Regla I I I .- -
Las asignaciones deben hacerse de tal manera que se simplifiquen Las asignaciones deben hacerse de tal manera que se simplifiquen los los
mapas de salida. mapas de salida.
Ejemplo. Ejemplo.- -
Determinar las adyacencias de la siguiente tabla de estado de ac Determinar las adyacencias de la siguiente tabla de estado de acuerdo a uerdo a
la aplicaci la aplicaci n de las reglas n de las reglas
q q
v v
X X
v v
= 0 = 0 X X
v v
= 1 = 1
A A B , 0 B , 0 C , 0 C , 0
B B D , 0 D , 0 E , 0 E , 0
C C E , 0 E , 0 D , 0 D , 0
D D F , 0 F , 0 G , 0 G , 0
E E G , 0 G , 0 F , 0 F , 0
F F A , 1 A , 1 A , 0 A , 0
G G A , 0 A , 0 A , 1 A , 1
q q
v v+1 +1
, , z z
v v
q q
v v+1 +1
, , z z
v v
Regla Regla I a I a, los estados F y G son , los estados F y G son
adyacentes. adyacentes.
Regla I b Regla I b, , D y E D y E adyacentes si adyacentes si F y G F y G
pueden serlo tambi pueden serlo tambi n. n. B y C B y C
adyacentes si adyacentes si D y E D y E pueden serlo pueden serlo
tambi tambi n n
A = 000 A = 000 B = 001 B = 001 C = 101 C = 101
D = 011 D = 011 E = 111 E = 111 F = 010 F = 010
G = 110 G = 110
Asignaciones propuestas Asignaciones propuestas : :
q q
v v
(y (y
2 2
y y
1 1
y y
0 0
) )
v v
X X
v v
= 0 = 0 X X
v v
= 1 = 1
A A 000 000 001 , 0 001 , 0 101 , 0 101 , 0
B B 001 001 011 , 0 011 , 0 111 , 0 111 , 0
D D 011 011 010 , 0 010 , 0 110 , 0 110 , 0
F F 010 010 000 , 1 000 , 1 000 , 0 000 , 0
G G 110 110 000 , 0 000 , 0 000 , 1 000 , 1
E E 111 111 110 , 1 110 , 1 010 , 0 010 , 0
C C 101 101 111 , 0 111 , 0 011 , 0 011 , 0
100 100 XXX , X XXX , X XXX , X XXX , X
(y (y
2 2
y y
1 1
y y
0 0
) )
v+1 v+1
, z , z (y (y
2 2
y y
1 1
y y
0 0
) )
v+1 v+1
, z , z
De acuerdo a la aplicaci De acuerdo a la aplicaci n de las reglas es posible establecer las n de las reglas es posible establecer las
variables de estado en la siguiente tabla de estados de transici variables de estado en la siguiente tabla de estados de transici n (los n (los
estado se ordenan de acuerdo a su ubicaci estado se ordenan de acuerdo a su ubicaci n en el mapa K): n en el mapa K):
Q Q
v v
(Q (Q
2 2
Q Q
1 1
Q Q
0 0
) )
v v
X X
v v
= 0 = 0 X X
v v
= 1 = 1
A A 000 000 001 , 0 001 , 0 101 , 0 101 , 0
B B 001 001 011 , 0 011 , 0 111 , 0 111 , 0
D D 011 011 010 , 0 010 , 0 110 , 0 110 , 0
F F 010 010 000 , 1 000 , 1 000 , 0 000 , 0
G G 110 110 000 , 0 000 , 0 000 , 1 000 , 1
E E 111 111 110 , 1 110 , 1 010 , 0 010 , 0
C C 101 101 111 , 0 111 , 0 011 , 0 011 , 0
no posible no posible 100 100 XXX , X XXX , X XXX , X XXX , X
(Q (Q
2 2
Q Q
1 1
Q Q
0 0
) )
v+1 v+1
, z , z (Q (Q
2 2
Q Q
1 1
Q Q
0 0
) )
v+1 v+1
, z , z
Reemplazando las variables de Reemplazando las variables de Estado Secundario Estado Secundario Y Y por las salidas por las salidas Q Q de de
cada Flip Flop se tiene: cada Flip Flop se tiene:
Ecuaciones de las Variables de Estado Ecuaciones de las Variables de Estado
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
X X X X
X X X X
0 0
0 0 0
1 1
1
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
1 1 1 0
X X 1 0
X X
X X X
X X
X
0 1 2
XQ Q X J + =
0 2
Q X K + =
0 1
Q J =
0 1
Q K =
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
X X X X
X X 1 1
0 1
X X X
0 1
X
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
1 1 0 0
X X X X
X X
0 1 1
X X
0
1 0
Q J =
1 0
Q K =
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
0 0 X X
X X X X
1 X
X 0 0
1 X
X
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
X X 1 1
X X 0 0
X 0
1 X X
X 0
1
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
0 1 0 0
X X 0 0
0 0
0 1 0
0 0
0
X Q Q X Q Q Q Z
0 2 0 1 2
+ =
J
2
K
2
ck
Q
2
Q
2
J
1
K
1
ck
Q
1
Q
1
J
0
K
0
ck
Q
0
Q
0
y
1
y
0
y
2
y
2
y
1
y
0
X
Z
clock
Circuito Final Circuito Final
Ejercicio de Circuito S Ejercicio de Circuito S ncrono ncrono
Dise Dise o de un reconocedor de dos secuencias R4 o de un reconocedor de dos secuencias R4
El problema es dise El problema es dise ar un circuito secuencial R4 de una entrada, dos salidas, ar un circuito secuencial R4 de una entrada, dos salidas,
que reconozca y distinga la ocurrencia de dos secuencias espec que reconozca y distinga la ocurrencia de dos secuencias espec ficas de cuatro ficas de cuatro
bits en su flujo de entrada. bits en su flujo de entrada.
El patr El patr n de salida de reposo es n de salida de reposo es Z Z
1 1
Z Z
2 2
=00 =00. si se aplica la secuencia . si se aplica la secuencia X X
1 1
=0101 =0101 a la a la
l l nea de entrada X, la salida debe convertirse en nea de entrada X, la salida debe convertirse en Z Z
1 1
Z Z
2 2
=01 =01 al aparecer el al aparecer el ltimo ltimo
bit de X bit de X
1 1
y el circuito deber y el circuito deber regresar a su estado de puesta a cero (estado regresar a su estado de puesta a cero (estado
inicial de reset). Si se aplica a X una segunda secuencia inicial de reset). Si se aplica a X una segunda secuencia X X
2 2
=1110 =1110, la salida , la salida
deber deber ser ser Z Z
1 1
Z Z
2 2
=10 =10 cuando aparezca el cuando aparezca el ltimo bit de X ltimo bit de X
2 2
y, una vez m y, una vez m s, el s, el
circuito debe regresar al estado de puesta a cero. circuito debe regresar al estado de puesta a cero.
Observe que X Observe que X
1 1
y X y X
2 2
pueden ir precedidos por cualquier patr pueden ir precedidos por cualquier patr n que no incluya n que no incluya
ninguna de las secuencias. En la figura siguiente se presenta R4 ninguna de las secuencias. En la figura siguiente se presenta R4 con algunas con algunas
se se ales representativas de entrada/ salida que indican el comportami ales representativas de entrada/ salida que indican el comportamiento ento
deseado. Determine la tabla de Estados M deseado. Determine la tabla de Estados M nima, Asigne Estados y encuentre las nima, Asigne Estados y encuentre las
Ecuaciones de Estado. Ecuaciones de Estado.
Reconocedor de dos Reconocedor de dos
Secuencias Secuencias
Ciclo 1 Ciclo 1- -2 2- -3 3- -4 4- -5 5- -6 6- -7 7- -8 8- -9 9- -10 10- -11 11
0 0- -0 0- -1 1- -0 0- -1 1- -1 1- -1 1- -1 1- -1 1- - 0 0 - - 1 1
X X
CLK CLK
RESET RESET
Z Z
1 1
Z Z
2 2
Ciclo 1 Ciclo 1- -2 2- -3 3- -4 4- -5 5- -6 6- -7 7- -8 8- -9 9- -10 10- -11 11
0 0- -0 0- -0 0- -0 0- -0 0- -0 0- -0 0- -0 0- -0 0- - 1 1 - - 0 0
Ciclo 1 Ciclo 1- -2 2- -3 3- -4 4- -5 5- -6 6- -7 7- -8 8- -9 9- -10 10- -11 11
0 0- -0 0- -0 0- -0 0- -1 1- -0 0- -0 0- -0 0- -0 0- - 0 0 - - 0 0
A
B C D
E
F G
Reset
0/00
X/Z
1
Z
2
0/00
0/00 0/00
0/00
0/00
1/00
1/00 1/00
1/00
1/01
0/10
1/00
1/00
Diagrama de Estados del R4 Diagrama de Estados del R4
Tabla de Estados del R4 Tabla de Estados del R4
q q
v v
X X
v v
= 0 = 0 X X
v v
= 1 = 1
A A B , 00 B , 00 E , 00 E , 00
B B B , 00 B , 00 C , 00 C , 00
C C D , 00 D , 00 F , 00 F , 00
D D B , 00 B , 00 A , 01 A , 01
E E B , 00 B , 00 F , 00 F , 00
F F B , 00 B , 00 G , 00 G , 00
G G A , 10 A , 10 G , 00 G , 00
q q
v v+1 +1
, z , z
1 1
z z
2 2
q q
v v+1 +1
, z , z
1 1
z z
2 2
Tabla de I mplicancia del R4 Tabla de I mplicancia del R4
B B E E- -C C
C C
B B- -D D
E E- -F F
B B- -D D
C C- -F F
D D X X X X X X
E E E E- -F F C C- -F F D D- -B B X X
F F E E- -G G C C- -G G
D D- -B B
F F- -G G
X X F F- -G G
G G X X X X X X X X X X X X
A A B B C C D D E E F F
No hay clases de estados equivalentes, luego cada estado es una No hay clases de estados equivalentes, luego cada estado es una
clase y la tabla de estados se considera m clase y la tabla de estados se considera m nima. nima.
Tabla M Tabla M nima de Estados del R4 nima de Estados del R4
q q
v v
X X
v v
= 0 = 0 X X
v v
= 1 = 1
A A B , 00 B , 00 E , 00 E , 00
B B B , 00 B , 00 C , 00 C , 00
C C D , 00 D , 00 F , 00 F , 00
D D B , 00 B , 00 A , 01 A , 01
E E B , 00 B , 00 F , 00 F , 00
F F B , 00 B , 00 G , 00 G , 00
G G A , 10 A , 10 G , 00 G , 00
q q
v v+1 +1
, z , z
1 1
z z
2 2
q q
v v+1 +1
, z , z
1 1
z z
2 2
Tabla con Asignaci Tabla con Asignaci n de Estados del R4 n de Estados del R4
q q
v v
X X
v v
= 0 = 0 X X
v v
= 1 = 1
A(000) A(000) 001 , 00 001 , 00 101 , 00 101 , 00
B(001) B(001) 001 , 00 001 , 00 011 , 00 011 , 00
(010) (010) XXX , XX XXX , XX XXX , XX XXX , XX
C(011) C(011) 100 , 00 100 , 00 110 , 00 110 , 00
D(100) D(100) 001 , 00 001 , 00 000 , 01 000 , 01
E(101) E(101) 001 , 00 001 , 00 110 , 00 110 , 00
F(110) F(110) 001, 00 001, 00 111 , 00 111 , 00
G(111) G(111) 000 , 10 000 , 10 111 , 00 111 , 00
(Q (Q
2 2
Q Q
1 1
Q Q
0 0
) )
v+1 v+1
, , z z
1 1
z z
2 2
(Q (Q
2 2
Q Q
1 1
Q Q
0 0
) )
v+1 v+1
, , z z
1 1
z z
2 2
Asignaci Asignaci n basado en las Reglas I I y I I I n basado en las Reglas I I y I I I
Tabla Excitaci Tabla Excitaci n del flip flop tipo D n del flip flop tipo D
De acuerdo a la cantidad de estados presentes en la Tabla M De acuerdo a la cantidad de estados presentes en la Tabla M nima de nima de
Estados se determina que la etapa de l Estados se determina que la etapa de l gica secuencial estar gica secuencial estar formada formada
por 3 Flip por 3 Flip- - Flop, en este caso se utilizar Flop, en este caso se utilizar n del tipo D. n del tipo D.
Se debe utilizar la tabla de excitaci Se debe utilizar la tabla de excitaci n del flip flop tipo D para n del flip flop tipo D para
determinar el estado siguiente de acuerdo a la excitaci determinar el estado siguiente de acuerdo a la excitaci n presente en n presente en
su entrada D. Cada entrada va sincronizada por un pulso de reloj su entrada D. Cada entrada va sincronizada por un pulso de reloj . .
Transici Transici n n
deseada deseada
q q
v v
q q
v v+1 +1
Entrada del Entrada del
Flip flop Flip flop
D D
0 0 0 0 0 0
0 0 1 1 1 1
1 1 0 0 0 0
1 1 1 1 1 1
Tabla con Asignaci Tabla con Asignaci n de Estados del R4 n de Estados del R4
Q Q
v v
(Q (Q
2 2
Q Q
1 1
Q Q
0 0
) )
v v
X X
v v
= 0 = 0 X X
v v
= 1 = 1
A A 000 000 001 , 00 001 , 00 101 , 00 101 , 00
B B 001 001 001 , 00 001 , 00 011 , 00 011 , 00
no posible no posible 010 010 XXX , XX XXX , XX XXX , XX XXX , XX
D D 011 011 100 , 00 100 , 00 110 , 00 110 , 00
F F 100 100 001 , 00 001 , 00 000 , 01 000 , 01
G G 101 101 001 , 00 001 , 00 110 , 00 110 , 00
E E 110 110 001 , 00 001 , 00 111 , 00 111 , 00
C C 111 111 000 , 10 000 , 10 111 , 00 111 , 00
(Q (Q
2 2
Q Q
1 1
Q Q
0 0
) )
v+1 v+1
, , z z
1 1
z z
2 2
(Q (Q
2 2
Q Q
1 1
Q Q
0 0
) )
v+1 v+1
, , z z
1 1
z z
2 2
Ecuaciones de Estados del R4 Ecuaciones de Estados del R4
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
0 1 1 0
0 0 1 0
0 0
0 X X
0 1
1
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
0 1 1 0
0 0 1 0
0 0
1 X X
1 0
1
X Q Q X Q X Q Q Q Q D
0 2 1 0 2 1 2 2
+ + + =
X Q X Q D
0 1 1
+ =
X Q X Q X Q Q Q D
1 1 2 0 1 0
+ + + =
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
1 1 1 0
1 0 0 1
1 1
0 X X
1 1
1
X Q Q Q Z
0 1 2 1
=
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
0 0 0 1
0 0 0 0
0 0
0 X X
0 0
0
Q
2
Q
1
Q
0
X
00 01 11 10
00
01
11
10
0 0 0 0
0 1 0 0
0 0
0 X X
0 0
0
X Q Q Q Z
0 1 2 2
=
Circuito del R4 Circuito del R4
D
CLK
Q
Q
D
CLK
Q
Q
D
CLK
Q
Q
FF-2
FF-1
FF-0
X Q X Q X Q Q Q D
1 1 2 0 1 0
+ + + =
RELOJ
X
Z
1
Z
2
Sistema Secuencial S Sistema Secuencial S ncrono encargado por la siguiente carta: ncrono encargado por la siguiente carta:
Estimado amigo, al poco tiempo de comprar esta vieja mansi Estimado amigo, al poco tiempo de comprar esta vieja mansi n, tuve la n, tuve la
desagradable sorpresa de comprobar que est desagradable sorpresa de comprobar que est hechizada con dos sonidos de hechizada con dos sonidos de
ultratumba: un ultratumba: un Canto Picaresco Canto Picaresco y una y una Risa Sard Risa Sard nica nica; estos sonidos obedecen ; estos sonidos obedecen
a ciertas leyes en funci a ciertas leyes en funci n del sonido de un n del sonido de un Organo Organo o al olor de o al olor de I ncienso I ncienso
quemado, de tal forma que en cada minuto el sonido est quemado, de tal forma que en cada minuto el sonido est presente o ausente. presente o ausente.
El estado de cada sonido depende del siguiente comportamiento: El estado de cada sonido depende del siguiente comportamiento:
El Canto (C) conservar El Canto (C) conservar su estado (presente C=1 o ausente C=0), salvo si su estado (presente C=1 o ausente C=0), salvo si
durante el minuto actual no se oye la Risa (R=0) y toc durante el minuto actual no se oye la Risa (R=0) y toc el el Organo Organo (O=1), en (O=1), en
cuyo caso el Canto (C) tomar cuyo caso el Canto (C) tomar el estado opuesto. el estado opuesto.
La Risa se oir La Risa se oir (R=1) seg (R=1) seg n el Canto est n el Canto est presente (C=1) y si no se quema presente (C=1) y si no se quema
I ncienso (I =0), o I ncienso (I =0), o
La Risa no se oir La Risa no se oir (R=0) seg (R=0) seg n el Canto est n el Canto est ausente (C=0) y si no se quema ausente (C=0) y si no se quema
I ncienso (I =0). I ncienso (I =0).
La Risa (R) har La Risa (R) har lo contrario que hac lo contrario que hac a el Canto (C) si se quema I ncienso a el Canto (C) si se quema I ncienso
(I =1). (I =1).
Determine el correcto diagrama de estados y la tabla de estados Determine el correcto diagrama de estados y la tabla de estados m m nima nima
del sistema secuencial. Aplique modelo de Moore. del sistema secuencial. Aplique modelo de Moore.
I ndicaci I ndicaci n: n:
El estado presente se considera con el valor binario El estado presente se considera con el valor binario 1 1 , mientras que , mientras que
el estado ausente se considera con el valor binario el estado ausente se considera con el valor binario 0 0 . .
Las variables ser Las variables ser n: n:
C = canto picaresco C = canto picaresco
R = risa sard R = risa sard nica nica
O = O = rgano rgano
I = incienso I = incienso
Diagrama de Estados. Diagrama de Estados.- -
C=0 C=0 C=0 C=0
C=1 C=1
C=1 C=1
R=1 R=1 R=0 R=0
R=1 R=1
R=0 R=0
OI OI = = Organo Organo- -I ncienso I ncienso
00 00
01 01
X X0 0
11 11
11 11
10 10
10 10
X X1 1
X X1 1
X X0 0
00 00
01 01
q q
0 0
q q
1 1
q q
3 3 q q
2 2
Don Don t t care care
Si Si R R = 0 y = 0 y O O = 1 = 1 C C en caso contrario en caso contrario C C
C=0
R=0
C=0
R=1
C=1
R=0
C=1
R=1
O = 0
O = 0
O = 0
O = 0
O = 0
O = 0
O = 0
O = 0
O = 1 O = 1
O = 1
O = 1 O = 1
O = 1
O = 1
O = 1
Si Si I I = 0 = 0 R R = C = C
- -1 1
Si Si I I = 1 = 1 R R = C = C
- -1 1

C=0
R=0
C=0
R=1
C=1
R=0
C=1
R=1
I = 0
I = 1
I = 0
I =1
I = 0
I = 0
I = 0 I = 1
I = 0 I = 1
I = 1
I = 1
I = 0
Organo Organo e I ncienso e I ncienso
C=0
R=0
C=0
R=1
C=1
R=0
C=1
R=1
I = 0
I = 1
I = 0
I = 1
I = 0
I = 0
I = 0 I = 1 I = 0 I = 1
I = 1
I = 1
O= 0
O= 0
O= 1
O= 0
O= 0
O= 1
O= 1
O= 1 O= 1 O= 1
O= 1
O= 0
O= 0
O= 1
O= 0
O= 0
Organo Organo e I ncienso e I ncienso
C=0
R=0
C=0
R=1
C=1
R=0
C=1
R=1
I = 0
I = 1
I = 0
I = 1
I = 0
I = 0
I = 0 I = 1
I = 0 I = 1
I = 1
I = 1
O= 0
O= X
O= 0
O= X
O= 1
O= 1 O= 1 O= 1
O= X
O= 0
O= X
O= 0
Tabla de Estados. Tabla de Estados.- - (Moore) (Moore)
Entradas Salidas
Organo I ncienso (OI )
CR
q
v
00 01 11 10
q
0
q
0
q
1
q
3
q
2
00
q
1
q
0
q
1
q
1
q
0
01
q
2
q
3
q
2
q
0
q
1
10
q
3
q
3
q
2
q
2
q
3
11
q
v+1
q
v+1
q
v+1
q
v+1

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