CIRCUITOS SECUENCIALES ASNCRONOS

Profesor Jorge Gianotti Hidalgo

Departamento de Ingeniera Elctrica
Universidad de Antofagasta
2007
Sistemas Digitales

Modelo de Circuito Secuencial Asncrono

Modalidad Nivel
Un circuito se considera asncrono si no utiliza una seal de reloj
peridica para sincronizar sus cambios de estado interno.
Las sencillas tcnicas asncronas son necesarias para disear
dispositivos de memoria, circuitos con tiempos de entrada
imprevisibles y circuitos con varios relojes.
Los circuitos asncronos son potencialmente ms rpidos que los
sncronos, pero son difciles de analizar y disear. El modelo bsico
es el de Huffman, que restringe la ubicacin de retardos del circuito
y los tiempos en que pueden cambiar las entradas primarias.

Sistemas Digitales

 Al analizar su comportamiento se distinguen los estados

estables, aquellos que no cambian con entradas primarias
constantes, de los estados inestables, que si varan.
Por otra parte ocurren las carreras que ocurren cuando dos o
ms variables de estado cambian como respuesta a un solo
cambio de las variables de entrada al sistema secuencial
asncrono. La carrera se considera crtica si el estado estable
final depende del orden en que cambien las variables de
estado.
Los circuitos secuenciales asncronos deben disearse para
evitar las carreras crticas y diversos riesgos (seales
espurias)

Sistemas Digitales

Modelo Bsico de Circuito Modalidad Nivel (HUFFMAN)

Entradas
primarias
Entradas
secundarias

X1
X2

Lgica

Z1
Z2

Xn

Combinacional

Zp

y1

de salida

y2

(Variables de
estado)

yr

salidas
Y1

Yr

Y2

excitaciones

retardo
retardo
retardo

Sistemas Digitales

 Los elementos de retardo son una concentracin de los retardos

distribuidos en los elementos lgicos combinacionales. Se
considera que estos proporcionan una memoria a corto plazo.
Cuando hay un cambio en una variable de entrada (xi), el retardo
le permite al circuito recordar los valores actuales de las variables
de estado y1,y2.yr un tiempo lo suficientemente largo como
para desarrollar los nuevos valores de Y1, Y2,Yr, que a su vez,
se convierten en los nuevos valores del siguiente estado de
y1,y2.yr despus de un retardo.
De la figura del modelo de HUFFMAN, se aprecia que los cambios
en las variables de las entradas secundarias y de excitacin se
pueden producir en respuesta a un cambio de las variables de
entrada X1,X2,..Xn

Sistemas Digitales

 El trato que se realiza en el anlisis para el diseo de

secuenciales asncronos se denomina modalidad fundamental,
que significa que slo se permite que ocurra en las variables de
entrada, donde slo pueden cambiar una a la vez, pero no dos
o ms simultaneamente. De esta forma las variables secundarias
y de excitacin debern tambin cambiar slo una a la vez.
El circuito se estabiliza o cae en un estado estable cuando las
variables de excitacin y secundarias llegan a la estabilizacin de
sus valores.
El proceso de sntesis que se sigue para obtener un diseo
definitivo es semejante al seguido para los secuenciales
sncronos.

Sistemas Digitales

Ejemplo para analizar un sistema secuencial asncrono

Un circuito de retardo de control, tiene una entrada de pulso de

control X, una entrada de reloj C y una salida de pulso de control Z.
los pulsos en la lnea de entrada estarn siempre separados por
varios perodos de reloj.
Siempre que se produzca un pulso en la lnea X, se superpondr a un
pulso de reloj y tendr ms o menos la misma anchura que ste. Es
decir, la lnea X slo pasar a valor 1 despues de que el pulso de
reloj pase a 1 y retornar a valor 0 slo despus de que el pulso
de reloj haya vuelto a valor 0.
Por cada pulso de entrada debe haber un pulso de salida en la lnea
Z, que coincida con el siguiente pulso de reloj que sigue al pulso en
X. Por lo tanto, cada pulso X da como resultado un pulso en Z
retardado en aproximadamente un perodo de reloj.

Sistemas Digitales

Diagrama del sistema y seales de entrada y salida

Retardo de

Control

C
X
Z
Sistemas Digitales

Desarrollo: Tabla de Flujo Primitiva

Entradas: XC
Estado
Inicial

Salida: Z

00

01

11

10

00

01

11

10

Sistemas Digitales

Implicancia para resolver los estados mnimos

1-5

1-5

2-6

2-6
1-5

2-6

1-5

1-5

Clase de estado: a = (1,2) ; b = (3,4,5) ; c = (6)

Sistemas Digitales

10

Tabla Mnima de Flujo y Asignacin de Estados

Estado
Inicial

Entradas: XC

Salida: Z

00

01

11

10

00

01

11

10

a=(1,2)

b=(3,4,5)

c=(6)

y2y1 = 00 para el estado a

y2y1 = 01 para el estado b
y2y1 = 11 para el estado c

Asignacin de
estados

y2y1 = 10 dont care

Sistemas Digitales

11

Ecuaciones de Estado
Tabla de Transicin y Mapa de Salida
XC
y2y1

XC
00

01

11

10

00

00

00

01

00

01

01

11

01

01

01

11

00

11

11

10

10

Y2Y1

Sistemas Digitales

y2 y 1

00

01

11

10
-

12

Ecuaciones de Estado
Mapas de Excitacin y Funciones de Excitaciones
XC
y2y1

XC
00

01

11

10

00

01

11

10

00

01

11

10

00

01

11

10

y2 y 1

Y2
Y2 = X C y 1
Sistemas Digitales

Y1
Y1 = X + y2 y1 + C y1

Z = y2
13

Circuito Final
Y2'

Z
Y2

y2'
y1
Y1
C
y1

Si el circuito final tiene retardos de tiempo distintos por compuerta,

esto puede introducir carreras crticas.
A continuacin, se analizar la naturaleza de estas carreras y la
manera de lograr eliminarlas.

Sistemas Digitales

14

Ciclos y Carreras

Un sistema o bien un circuito puede asumir ms de un estado

inestable antes de llegar a un nuevo estado estable.

Si para un estado inicial dado y una transicin de las variables

de entrada, este tipo de secuencia de estados inestables es
nica, se le denomina CICLO.

Sistemas Digitales

15

Ciclos

X2X1
y2 y 1
00

00

01

01
11

3
3

10

4
4

11

10
Las transiciones del estado
estable 1 proceden a travs
de los estados inestables 2,3 y
4 hasta el estado estable 4
cualquier otro inicio en los
estados estables seguir el
mismo camino hacia el estado
estable 4

Y2Y1

Sistemas Digitales

16

Ciclos (estados asignados)

X2X1
y2 y 1
00

00

01

00

01

01
11
10

11
11

11

10

01

10
10
Y2Y1

Sistemas Digitales

17

Carreras
Carreras No-Crticas
X2X1
y2 y 1

X2X1
01

00

11

00

01

01

11

11

11

11

10

10

11

Y2Y1
Sistemas Digitales

10

00

01

00

11

y2 y 1

00

11

10

Y2Y1
18

Carreras
Carreras Crticas
X2X1
y2 y 1

X2X1
01

11

10

00

00

00

01

01

01

11

01

01

11

00

11

10

01

11

10

00

01

11

10

Y2Y1

Sistemas Digitales

y2 y 1

00

00

Y2Y1
19

Eliminacin de Carreras Crticas

Carreras crticas del ejemplo anterior.
XC
y2y1

00

01

11

10

00

00

00

01

01

01

11

01

01

11

00

11

10

Cuando XC cambia de 01 a 00,

el estado estable 11 debe llegar
al estado estable 00 y no al
estado estable 01 pues as lo
indica el estado inestable 00 en
XC=00, luego hay carrera crtica

Y2Y1

Sistemas Digitales

20

Eliminacin de Carreras Crticas

Carreras crticas del ejemplo anterior.
XC
y2y1

00

01

11

10

00

00

00

01

01

01

11

01

01

11

10

11

10

00

Al cambiar el estado inestables

00 en XC=00 para y2y1=11 al
estado inestable 10, estamos
conduciendo al circuito a que
secuencia luego al estado
inestable 00 y finalmente al
estado estable 00

Y2Y1

Sistemas Digitales

21

Eliminacin de Carreras Crticas

Carreras crticas del ejemplo anterior.
Bajo esta nueva situacin, ha cambiado la situacin de las ecuaciones
de estado y se debe volver a la nueva Tabla de Transicin.
XC
y2y1

Sistemas Digitales

00

01

11

10

00

00

00

01

01

01

11

01

01

11

10

11

10

00

Y2Y1

22

Mapas de Excitacin y Funciones de Excitaciones

XC
y2y1

XC
00

01

11

10

00

01

11

10

00

01

11

10

00

01

11

10

y2 y 1

Y2
Y2 = X C y1 + y2y1
Sistemas Digitales

Y1
Y1 = X + y2 y1 + C y1

Z = y2

Nuevo trmino para eliminar carrera crtica

23

Circuito Final Libre de Carreras Crticas

Y2
Z
C
X

Sistemas Digitales

Y1

24

Asignacin de Estados

Es importante considerar que la asignacin de estados debe buscar

la eliminacin de las carreras crticas.
X1X2
y2 y 1

Sistemas Digitales

00

01

11

10

Y2Y1

25

Por ejemplo: si se aplicara al azar una asignacin como la que

se indica en la figura, se podran generar las siguientes
carreras crticas:
X1X2
y2 y 1
00

01

11

10

00

11

10

01

Y2Y1
Sistemas Digitales

26

Si se intercambia la asignacin entre las filas 2 y 4 se logra

eliminar las carreras crticas.
X1X2
y2 y 1

00

01

11

10

00

01

10

11

Y2Y1
Sistemas Digitales

27

Otro ejemplo de asignacin de estados que resulta algo ms

complejo es el siguiente. Sea la siguiente tabla de flujo mnimo:
En
esta
tabla
existe
carreras crticas hacia el
estado estable C, para
X1X2=11 desde ms de un
estado estable.

Sistemas Digitales

00

X1X2
01

11

10

28

Para lograr superar

esta situacin se
opta por trabajar
con tres elementos,
y1y2y3, tal que la
asignacin sea la
siguiente:

Sistemas Digitales

y1 y 2 y3

X1X2
00

01

11

10

000

001

011

010

110

111

101

100

29

Ejemplo Ilustrativo Operacin Nivel (modo fundamental)

Un circuito de conmutacin secuencial bajo operacin de nivel,
tiene 2 terminales de entrada, X1 y X2 y un terminal de salida Z.
El circuito trabaja de la manera siguiente:
Z va a estado 1 cuando X1 cambio a estado 1.
Z va a estado 0 cuando X2 cambia a estado 0.
Ninguna otra secuencia de entrada produce cambios en la
salida Z. Solamente una entrada puede cambiar de estado a
la vez (modo fundamental)
Obtener:
1.- La tabla de Flujo Primitiva
2.- La tabla de Flujo Mnima
3.- Asignacin de estados libre de carreras crticas.
4.- Ecuaciones de las variables de estado.
5.- El diagrama del circuito
Sistemas Digitales

30

Solucin : Tabla de Flujo Primitiva

X1X2
00
01

Sistemas Digitales

11

10

0
31

Solucin: Tabla de Flujo Mnima

Por simple inspeccin se observa que las clases de estado son
las siguientes: a=(1,2); b=(3,5); c=(4,6); d=(7,8)
X1X2

Sistemas Digitales

00

01

11

10

32

Solucin: Clases de estado en Tabla de Flujo Mnima

X1X2

Sistemas Digitales

y1y2

00

01

11

10

00

01

11

10

33

Solucin: Asignacin de Estados

Carreras Crticas
X1X2

X1X2

y1 y 2

00

01

11

10

y1 y 2

00

01

11

10

00

00

00

11

01

00

01

01

11

11

01

01

11

00

11

11

10

11

10

00

00

10

10

10

Y1Y2

Sistemas Digitales

34

Solucin: Asignacin de Estados Libre de Carreras Crticas

X1X2

X1X2

y1 y 2

00

01

11

10

y1 y 2

00

01

11

10

00

00

00

01

01

00

01

01

11

11

01

01

11

10

11

11

10

11

10

00

00

10

10

10

Y1Y2

Sistemas Digitales

35

Solucin: Ecuaciones de Variables de Estado Y1 y Y2

X1X2

X1X2

y1 y 2

00

01

11

10

y1 y 2

00

01

11

10

00

00

01

01

11

11

10

10

Y1= x2y2 + y1y2 + x1y1

Sistemas Digitales

Y2 = x1y1 + y1y2 + x2y2

36

Solucin: Ecuacin de Salida Z

X1X2
y1 y 2

00

01

11

10

00

01

11

10

Z = y2

Sistemas Digitales

37

Solucin: Ecuaciones Finales de Estado

Y1 = x2y2 + y1y2 + x1y1

Y2 = x1y1 + y1y2 + x2y2
Z = y2

Sistemas Digitales

38

Solucin: Diagrama del Circuito

y2

X1 X2 y1
y1'

Y1

Y2

y1

y2

Sistemas Digitales

39

Ejercicio
La figura y las ecuaciones siguientes definen un circuito
secuencial asncrono en modo fundamental.
a. Obtenga una tabla de
flujo

Y1 = x2y2 + x1y1 +x1x2

Y2 = x1y2 + x1x2 + x2y1

Z = x1x2 + x2y1 + x1y2

b. Utilice la tabla de flujo
preparada en la parte
(a) para determinar la X1
secuencia
de
salida X2
Lgica
correspondiente a la
Combinacio
y
secuencia de entrada 1
y2
nal
x1x2 = 00, 01, 11, 10,
11, 01, 00, 10 si las
lneas de retardo se
encuentran inicialmente
t
en cero (estado estable
t
x1 = x2 = y1 = y2 = 0).
Sistemas Digitales

Y2

Y1

40

Solucin: variables de estado

X1X2

X1X2

y1 y 2

00

01

11

10

y1y2

00

01

11

10

00

00

01

01

11

11

10

10

Y1= x2y2 + x1y1 +x1x2

Sistemas Digitales

Y2 = x1y2 + x1x2 + x2y1

41

Solucin: salida

X1X2
y1 y 2

00

01

11

10

00

01

11

10

Z = x1x2 + x2y1 + x1y2

Sistemas Digitales

42

Solucin: Tabla de Flujo Mnima

X1X2

X1X2

y1 y 2

00

01

11

10

y1 y 2

00

01

11

10

00

00

01

00

10

00

01

11

01

00

10

01

11

11

01

11

10

11

10

00

01

11

10

10

Y1Y2

Sistemas Digitales

43

Solucin: Clases de estado en Tabla de Flujo Mnima

X1X2

X1X2

y1 y 2

00

01

11

10

y1 y 2

00

01

11

10

00

00

01

01

11

11

10

10

Y1Y2

Sistemas Digitales

44

Solucin: secuencia de salida

X1X2

00

01

11

10

11

01

00

10

Estado

Sistemas Digitales

45

Ejercicio

Encuentre las ecuaciones de estado, libre de carreras crticas,

un circuito secuencial asncrono que posee dos entradas, X1 y
una salida Z. El circuito se caracteriza porque:

para
X2 y

Trabaja en modalidad fundamental

La frecuencia de la seal de una de las entradas X es 4 veces
la frecuencia de la seal de salida en Z.
La frecuencia de la seal de una de las entradas X es 2 veces
la frecuencia de la seal de salida en Z.
Las seales de entrada y salida varan entre niveles binarios 0
y 1.
Sistemas Digitales

46

Solucin
Diagrama de tiempo de acuerdo a condiciones del
problema
X1
X2
Z

Sistemas Digitales

47

Solucin
X1

X2

X1

X2

Sistemas Digitales

Tabla de Flujo Primitiva

X1X2
00

01

11

10

48

Tabla de Implicancia
2

1-5

1-5

1-5
2-6
3-7

4-8
2-6

4-8

2-6
3-7

1-5
3-7

1-5

3-7
4-8

1-5

5
6

2-6

4-8
2-6

3-7
2-6

4-8

1-5
3-7

3-7
4-8

Sistemas Digitales

49

Clases de Estado y Tabla Mnima

Clases:

a = {1,3} ; b = {2,4} ; c = {5,7} ; d = {6,8}

Tabla Mnima
X1X2

Z(X1X2)

00

01

11

10

00

01

11

10

Sistemas Digitales

00

01

11

10

00

--

--

01

--

--

11

--

--

10

--

--

50

Asignacin de Estados y Ecuaciones de Estado

Clases:

a = 00 ; b = 01 ; c = 11 ; d = 10
X1X2

Z(X1X2)

00

01

11

10

00

01

11

10

00

00

01

00

01

00

--

--

01

11

01

00

01

01

--

--

11

11

10

11

10

11

--

--

10

00

10

11

10

10

--

--

Y1 = y2 x1 x2 + y1 x2 + y1 x1
Y2 = y1 x1 x2 + y1 x1 x2 + y2 x1 x2 + y1 x1 x2
Z = y1
Sistemas Digitales

51