ESCUELA DE CIENCIAS

BSICAS TECNOLOGAS E INGENIERAS

90178_17 SISTEMAS DIGITALES SECUENCIALES

MOMENTO III

Curso Sistemas Digitales Secuenciales

Momento III Diseo Circuitos Secuenciales

Presentado Por:
Camilo Jos Pedroza
Jefferson Ortiz Gonzlez
Kepler Rodrguez
Luis ngel Cubides
Jean Carlos Meneses

Presentado A:
Carlos Emel Ruiz

Universidad Nacional Abierta Y A Distancia

Escuela de Ciencias Bsicas Tecnologa e Ingeniera
Programa de Ingeniera Electrnica
Bogot- Colombia
2014

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MOMENTO III

INTRODUCCION.

En el siguiente trabajo veremos las temticas estudiadas en la unidad N 2 como son Flip-Flops y
diseo de Mquinas de Estado, apoyados en investigaciones de ndole personal y el trabajo
desarrollado en la prctica desarrollaremos un circuito secuencial el cual realizara una secuencia
cclica iniciando con el nmero 1, debemos utilizar un display de siete segmentos y un contador 555
el cual debe ser programado para dar secuencia cada dos segundos. De igual forma se anexara un
link de un video en el cual se explica el montaje del circuito, la secuencia y el funcionamiento de los
componentes.

La electrnica digital en la actualidad mueve el mundo entero, es la una de las ramas de la ciencia
que mas rpido evoluciona, y la de mayor importancia, todo gracias a que sus aplicaciones son
mltiples e innumerables, la sociedad cada vez mas depende de los computadores y las
comunicaciones electrnicas, temas en los que la electrnica digital tiene gran impacto. Debido a
esta gran importancia que tiene la electrnica digital, es crucial para todo ingeniero electrnico hoy
da tener fuertes bases en circuitera digital. En el siguiente trabajo se har una sencilla aplicacin
de circuitera combinacional y secuencial, lo que ayudara a que los participantes interioricen los
conocimientos adquiridos hasta el momento en estos temas.

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OBJETIVOS.
Afianzar los temas vistos en la unidad N 2 realizando investigaciones personales ms a
fondo sobre los sistemas secuenciales y mquinas de estado.
Resolver el problema propuesto en la gua de actividades utilizando cada uno de los
elementos recomendados en esta, conocer su funcionamiento y desempeo.
Realizar el proceso de resolucin paso a paso lo que nos ayudara a incrementar habilidades
y destrezas en este tipo de circuitos
Realizar simulacin en Proteus del circuito resulto y realizar pruebas de funcionamiento del
contador cclico.
Aplicar los conocimientos adquiridos sobre circuitera combinacional y secuencial enla
solucin de un problema prctico
Profundizarlos conocimientos de la unidad correspondiente y fortalecer el manejo delos
conceptos bsicos de la electrnica digital en circuitos Combinacionales.
Aprender a disear circuitos digitales secuenciales con la ayuda de mtodos establecidos.
Comprobar la efectividad del sistema en un ambiente simulado, para posteriormentepasarlo
a montaje fsico

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DESARROLLO

Fase 1. Descripcin del Problema.

Una vez estudiados los contenidos de la unidad II y apoyados en los documentos de las referencias
bibliogrficas, el equipo de trabajo debe disear un circuito secuencial que permita en un display de
siete segmentos la secuencia de diez nmeros de la siguiente forma cclica. 1 3 6 9 2 5 8
4 7 - 0.

Fase 2. Verificacin.

El equipo de trabajo debe realizar todo el proceso o pasos necesarios para la realizacin del
circuito, recuerde que se debe hacer dos videos, uno para la simulacin en Proteus y otro para el
circuito fsico funcionando de manera que la secuencia se pueda apreciar en el display siete
segmentos. La secuencia debe observarse cada dos (2) segundos, para lo cual, el informe debe
incluir los clculos de temporizacin del circuito 555.

Como parte del trabajo colaborativo final se puede ir al CEAD donde se est matriculado para el
montaje del circuito en el laboratorio y verificacin de su funcionamiento, la simulacin del sistema
diseado se puede realizar en cualquier programa de simulacin, se recomienda Proteus.
Igualmente para la verificacin de funcionamiento del sistema propuesto se debe realizar el diseo
del mismo en VHDL, para el diseo se debe realizar en primera medida un diagrama de flujo del
sistema. A continuacin se debe realizar el programa en un simulador de VHDL, no importa cul
sea la herramienta seleccionada, se puede utilizar la herramienta disponible a su alcance y realizar
la simulacin del sistema haciendo uso del VHDL elegido.

Para las opciones de simulacin es necesario realizar dos videos, el primero es un video explicativo
haciendo uso de la herramienta CamStudio en donde se exponga claramente cmo funciona el
circuito del sistema. El segundo video se refiere al montaje fsico del circuito funcionando (montaje

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en protoboard), se puede realizar desde su telfono celular o cmara de video, donde se evidencie el
correcto funcionamiento del sistema, no puede ser mayor a 45 segundos. Los videos se deben subir a
una pgina gestora de videos como YouTube para evidenciar su funcionamiento, adems se debe
incluir en el trabajo final la direccin o links de los dos videos.
DESARROLLO PASO A PASO DEL DISEO

1. Diagrama de flujo:
DIAGRAMA DE ESTADOS.

Describimos el contador mediante un diagrama de estado, que nos muestra la manera como avanza
la secuencia cada vez que se aplica un pulso de reloj.

El numero de estados por los que pasa el contador es de 10 por lo que se necesitarn 4 Flip Flop
para su diseo y funcionamiento.

Diagrama de estados: es un grafo orientado en el que cada nudo es un estado y cadatransicin

indica el cambio, tanto de estado como de salida, respecto a un cambio enalguna de las seales de
entradas, es el primer paso en el diseo de circuitos secuenciales en general.
0001 - 0011 - 0110 - 1001 0010 - 0101 - 1000 - 0100 - 0111 - 0000, que en decimal es 1 3 6 9
2 5 8 4 7 0

0
0000

1
0001

3
0011

6
0110

7
0111

9
1001

4
0100

8
1000

2
0010
5
0101

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2. Desarrollo de la tabla de estados (Presente y Siguiente):

Tabla de estado y de salida:
Las entradas se representan como columnas, y los estados presentes como las; y en el interior de
cada celda, se indica el prximo estado y el valor que tomar la salida cuando sufra la transicin,
en ella listaremos para cada uno de los estados presentes de la secuencia, cul debe ser el valor de
entrada de los Flip Flop para que al aplicarse un pulso de reloj se pase al siguiente estado de la
secuencia (estado futuro). Para ello nos ayudamos con la tabla de excitacin de los Flip Flop. Se
muestra la tabla de estado de un Flip Flop tipo D.

Qn

Qn+1

1
0
1

0
1
1

0
1
1

- Se muestra la Tabla de estados de la secuencia a generar:

Q3

ACTUAL
Q2
Q1

SIGUIENTE
Q3 Q2 Q1

Q0

Q0

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Esta tabla de estado es de gran importancia y es necesario que quede bien estructurada ya que de
esta tabla depende el diseo. Secuencia: 0001 - 0011 - 0110 - 1001 0010 - 0101 - 1000 - 0100 0111 - 0000, que en decimal es 1 3 6 9 2 5 8 4 7 0

TABLA DE ESTADOS

Display

TABLA DE ESTADOS
Estado presente Estado siguiente
D
C
B
A
D
C
B
A
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0

En la primera fila se encuentra el estado 0001 que corresponde al decimal 1 y el prximo estado de
la cuenta debe ser el 0011 que corresponde al decimal 3.
3. Desarrollo de la tabla de transiciones a partir de la tabla de control del Flip Flop
tipo D:

TABLA DE EXCITACIN

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Durante el proceso de diseo se conoce por lo general la transicin del presente estado al siguiente
y se desea encontrar las condiciones de entrada del Flip-Flops que encuentre la transicin
requerida. Por esta razn, se necesita una tabla que liste las entradas necesarias para un cambio de
estado dado.

Para obtener los datos de excitacin del flip flop en cuestin, es posible aplicar dos mecanismos de
bsqueda:horizontal y vertical. Cualquiera de ambas bsquedas es vlida; aunque visiblemente, la
primera tcnica derivaen ecuaciones ms reducidas que la segunda. Adems, cuando se trabaja con
la bsqueda vertical posiblemente se requiera forzar al circuito con un reset para comenzar un
conteo lgico (no siempre es necesario).La bsqueda horizontal permite obtener la tabla de los flip
flops comparando directamente el bit del estadopresente contra el estado siguiente, como lo indican
las flechas marcadas en la tabla siguiente. Recuerda que elflip flop utilizado es de tipo D.

- Tabla de excitacin para la secuencia a generar:

FF4

FF3

FF2

FF1

Q0 D3 Q1 D2 Q2 D1 Q3 D0

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Ubicamos las tablas cerca de forma que podamos interpretarlas mejor, a continuacion se presentan
las tablas:

Estado presente Estado siguiente

Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0

0
0
0
1
0
0
1
0
0
0

0
0
1
0
0
1
0
1
1
0

0
1
1
0
1
0
0
0
1
0

1
1
0
1
0
1
0
0
1
0

0
0
1
0
0
1
0
0
0
0

0
1
0
0
1
0
1
1
0
0

1
1
0
1
0
0
0
1
0
0

1
0
1
0
1
0
0
1
0
1

Entradas de Flip-Flop
D0
D1
D2
D3

0
0
1
0
0
1
0
0
0
0

0
1
0
0
1
0
1
1
0
0

1
1
0
1
0
0
0
1
0
0

Observaciones

1
0
1
0
1
0
0
1
0
1

Inicia con el numero 1

sigue el numero 3
sigue el numero 6
sigue el numero 9
sigue el numero 2
sigue el numero 5
sigue el numero 8
sigue el numero 4
sigue el numero 7
sigue el numero 0 y vuelve 1

- Se presenta un resumen por separado para identificar las salidas de los flip flops:

Control
D0= Q3
Q3 Q3+1
D0
0

0
0
1
0
0
1
0
0
0
0

Control
D1= Q2
Q2 Q2+1
0

Control
D3= Q1
Q1 Q1+1
D2

D1
0
1
0
0
1
0
1
1
0
0

1
1
0
1
0
0
0
1
0
0

Control
D0= Q0
Q0 Q0+1
D3
1

0
1
0
1
0
0
1
0
1

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En las entradas de los Flip Flop deberemos poner los valores necesarios para pasar del estado
presente al estado futuro cuando baje el pulso de reloj.

4. Desarrollo Mapas de Karnaugh y simplificacin booleana:

Los Mapas de Karnaugh son una herramienta muy utilizada para la simplificacin de circuitos
lgicos. Cuando se tiene una funcin lgica con su tabla de verdad y se desea implementar esa
funcin de la manera ms econmica posible se utiliza este mtodo.

- MINIMIZACIN DE FUNCIONES DE ENTRADA DE LOS FLIP FLOP.

Realizamos tabla de ubicacin para facilitar la simplificacin.

Q3`Q2`
Q3'Q2
Q3 Q2
Q3Q2`

00
01
11
10

Q1`Q0`
00

Q1`Q0
01

Q1Q0
11

Q1Q0`
10

De la tabla de transiciones para cada una de las entradas de los Flip Flop obtenemos los Mapas de
Karnaugh en funcin del estado presente, y simplificando obtenemos las funciones de las entradas
de cada FlipFlop.

D0 = Q3
Q3`Q2`
Q3'Q2
Q3Q2
Q3Q2`

00
01
11
10

Q1`Q0`

Q1`Q0

Q1Q0

Q1Q0`

00
0
0
X
0

01
0
1
X
0

11
0
0
X
X

10
0
1
X
X

Q1`Q0`

Q1`Q0

Q1Q0

Q1Q0`

00
0
1
X

01
0
0
X
0

11
1
0
X
X

10
1
0
X

D0 = Q2 Q1'Q0 + Q2 Q1 Q0'

D1= Q2
Q3`Q2`
Q3'Q2
Q3Q2
Q3Q2`

00
01
11
10

1
D1= Q3 Q0' + Q2 Q1' Q0' +
Q2' Q1

1
0

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D2= Q1
Q3`Q2`
Q3'Q2
Q3Q2
Q3Q2`

Q1`Q0`

Q1`Q0

Q1Q0

Q1Q0`

00
01

00
0
1

01
1
0

11
1
0

10
0
0

11
10

X
0

X
1

X
X

X
X

D2= Q2 Q1' Q0' + Q2' Q0

D3= Q0

Q1`Q0`

Q1`Q0

Q1Q0

Q1Q0`

01
1

11

Q3`Q2`

00
1

10
1

1
X
0

0
X
0

00
01
11
10

Q3'Q2
Q3Q2
Q3Q2`

0
0
X
X

1
X
X

D3= Q3' Q2' Q1'+ Q3' Q0'

Las funciones simplificadas de los JK de los FF quedan:

D0 = Q3'Q2 Q1'Q0 + Q3' Q2 Q1 Q0'

D1=

Q3' Q2 Q1'Q0'

Q3 Q2' Q1' Q0'

D2= Q3' Q2 Q1' Q0' +Q3 Q2' Q1' Q0

D3=

Q3' Q0'

Q3' Q2' Q1

+Q3' Q2 Q0

+ Q2' Q1'

DISPALY DE SIETE SEGMENTOS

Es una forma de representar nmeros en equipos electrnicos. Est compuesto de siete segmentos
que se pueden encender o apagar individualmente, cada segmento tiene la forma de una pequea
lnea. A un que exteriormente su forma difiere considerablemente de un diodo led tpico,
internamente estn constituidos por una serie de diodos led con unas determinadas conexiones

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internas estratgicamente ubicadas, para que formen un ocho. A cada uno de los segmentos que
forma el display se le denominan a, b, c, d, e, f y g. los diodos led trabajan con baja tensin y poca
potencia, por lo tanto podran excitarse directamente con puertas lgicas. Los hay de dos tipos, nodo
comn y ctodo comn.
En los tipo nodo comn, todos los nodos de los diodos led estn unidos internamente a una patilla
comn que debe ser conectada a potencial positivo (nivel 1) el encendido de cada segmento
individual se realiza aplicando potencial negativo (nivel 0).
En los tipos de ctodo comn todos los ctodos de los led estn unidos a una patilla internamente que
debe ser conectada a potencial bajo (nivel 0) el encendido de cada segmento individual se realiza
aplicando potencial positivo (nivel 1).

5. Diseo de generador de pulso de Reloj con el 555:

TEMPORIZADOR 555 MODO AESTABLE

Est constituido por una combinacin de comparadores lineales, flips-flops, transistor de descarga y
excitador de salida. Es muy popular para hacer osciladores que sirven como reloj (base de tiempo)
para el resto del circuito. Descripcin de los terminales.

GND (1). Polo negativo de la alimentacin, generalmente tierra.

DISPARO (TR 2). Donde se establece el inicio del tiempo de retardo, si el 555 es configurado
como monoestable, este proceso de disparo ocurre cuando este pin va por debajo del nivel de
1/3 del voltaje de alimentacin, este pulso debe ser de corta duracin pues si se mantiene bajo
mucho tiempo, la salida se quedar en alto hasta que la entrada de disparo sea alto otra vez.
SALIDA (Q 3). Aqu se ver el resultado la operacin del temporizador, cuando la salida es
alta, el voltaje ser el de alimentacin (Vcc) menos 1,7V.
RESET (R 4). Si se pone a un nivel por debajo de 0,7 voltios, pone la patilla de salida a un
nivel bajo.

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CONTROL DE VOLTAJE (CV 5). Cuando el controlador se utiliza en el modo de controlador

de voltaje el voltaje en esta patilla puede variar casi desde Vcc 1 V hasta 0 V (aproximadamente
2 V) as es posible modificar los tiempos en que la salida es monoestable.
Multivibrador monoestable, en este caso el circuito entrega a su salida un solo pulso de un
ancho establecido por el diseador.

- Diseo del generador de onda cuadrada:

Tomado: es.wikipedia.org/wiki/Circuito_integrado_555
La seal de salida tiene un nivel alto por un tiempo t1 y un nivel bajo por un tiempo t2. La duracin de estos
tiempos dependen de los valores de R1, R2 y C, segn las frmulas siguientes:

[segundos]

[segundos]

Como cada numero debe visualizarse por 2 segundos este ser el valor del periodo de nuestra onda
cuadrada.
2 = 1 + 2
2 = (0,693 (1 + 2) ) + (0,693 2 )
2 = (0,693 1) + (0,693 2) + (0,693 2 )
2 = (0,693 1) + 2(0,693 2 )
2 = (0,693 ) (1 + 22)

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MOMENTO III

Suponemos un valor para C y para R1 y hallamos a R2:

2
1 = 22
(0,693 )
Si C = 10uF y R1 = 1K, entonces:
2
1 = 22
(0,693 10)
= ,
Llevandolos a un valor comercial serian:
R1 = 1K
R2 = 150K
C = 10 uF
- Montaje en la simulacin:

6. Implementacin del circuito lgico

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VERIFICACION.
http://youtu.be/Cw6QIK-zG0w.

MONTAJE EN SIMULADOR PROTEUS

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LINK DEL VIDEO DONDE SE EXPLICA EL FUNCIONAMIENTO DEL CIRCUITO.

http://youtu.be/Cw6QIK-zG0w.

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VIDEO MONTAJE FISICO YOUTUBE

https://www.youtube.com/watch?v=4TDESCzhUug&feature=youtu.be

CONCLUSIONES.
Se logra el objetivo del problema planteado realizando un circuito secuencial o mquina de
estado el cual nos hace un conteo cclico desde el 1 - 3 - 6 hasta el 9 luego 2 - 5 8 4 7
hasta el cero 0, e iniciando nuevamente con el 1 hasta el 9 y as hasta el 0.
Se refuerzan los conocimientos aprendidos y se adquiere habilidad en el diseo con FF,
pasando por su desarrollo paso a paso identificando cada uno de los diferentes estados,
realizando simplificacin y montaje en simulador Proteus.
Se afianzan los conceptos sobre el dispositivo 555 que nos da un retardo de tiempo, se aplica
formula en la cual podemos alterar el valor de las resistencias y el capacitor para ajustar el
periodo y por ende la frecuencia de operacin.

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BIBLIOGRAFIA

Huerta Snchez Mara Antonia. Lgica y lgebra de Boole. Editorial OUC. 2011.
Recuperado Junio 28 de 2014 de:
http://www.etnassoft.com/biblioteca/logica-y-algebra-de-boole/
Snchez Ele Marcos. Introduccin a la Programacin VDHL. Editorial Computlense
de Madrid. 2012. Recuperado Junio 30 de 2014 de:
http://www.etnassoft.com/biblioteca/introduccion-a-la-programacion-en-vhdl/
Muoz Fras Jos Daniel. Introduccin a los sistemas digitales. Editorial Autoedicin
Openlibra. 2012. Recuperado Junio 30 de 2014, de:
http://www.etnassoft.com/biblioteca/introduccion-a-los-sistemas-digitales/

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