Cerebro de Ormiga

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Captulo 9
Sistemas secuenciales
9.1. Definiciones
Evento Se denomina evento al cambio de valor de una seal en un instante de tiempo. Pasar de nivel lgico 1 a 0 se denomina canto de bajada. Un canto de subida se produce cuando la seal pasa de nivel lgico 0 a 1. A un evento tambin se lo denomina mensaje; en un caso ms general cuando se tienen varias seales, los valores que toman los eventos suelen interpretarse como smbolos pertenecientes a un alfabeto. Mquina abstracta. Una mquina abstracta es un modelo de computacin que establece cmo se generan las acciones, o eventos de salida, a partir de los mensajes o eventos de entrada.
Mensajes Mquina
Acciones
Figura 9.1 Mquina abstracta. Existen sistemas o mquinas que pueden cambiar sus atributos en funcin del tiempo, se denominan dinmicos. Estado. Se denomina estado al conjunto de atributos que representan las propiedades de un sistema u objeto en un determinado instante de tiempo. En el caso de componentes digitales que tienen dispositivos que pueden almacenar valores, se denomina estado al contenido de la memoria. El estado refleja la condicin en que se encuentra el sistema o mquina digital.
Profesor Leopoldo Silva Bijit
19-01-2010
2 Mquinas de estados.
Sistemas Digitales
Se denominan mquinas de estados a aquellas cuyas salidas, en un instante de tiempo, dependen de los valores que toman las entradas y el estado en ese instante de tiempo. Lo cual puede describirse por una funcin de transicin que especifique los valores de las salidas y del prximo estado para cada una de las combinaciones posibles de las entradas y del estado presente. Las computaciones comienzan a partir de un estado inicial y de una secuencia de valores de la entrada. Transicin. Se denomina transicin al cambio de estado del sistema, y sta debe indicar cmo se pasa de un estado a otro. Un modelo matemtico adecuado para la funcin de transicin es una matriz, en la cual los renglones y columnas representan los diferentes estados internos y los eventos de entrada, respectivamente. El contenido de la matriz especifica el prximo estado. Diagrama de estados. Se denomina diagrama de estados a una representacin grfica de la matriz de transiciones, en la cual los estados se representan como crculos (o rectngulos) y las transiciones como lneas orientadas, que conectan los estados, y que representan los eventos de entrada. Si puede describirse un sistema mediante un diagrama de estados o a travs de las matrices de transiciones y de salida se dice que el sistema es secuencial. En un sistema secuencial las salidas dependen de las entradas presentes y de los valores de las entradas anteriores, mientras que en un sistema combinacional las salidas slo dependen de las entradas presentes o actuales. Autmata de estados finitos determinista. Si el nmero de estados es finito, se denominan mquinas de estados finitos. Si el prximo estado queda unvocamente determinado por un solo evento se denominan determinsticas. Si hay transiciones sin un evento de entrada o ms de una transicin para un par determinado entrada-estado, se denominan no determinsticas. Es posible generar un autmata de estados finitos determinista que tenga las mismas salidas, para iguales entradas, que uno no determinista. Tipos de mquinas. Existen varios tipos de mquinas. Se denominan de Mealy aqullas cuyas salidas se producen en las transiciones entre estados; y Moore a aqullas en las cuales las salidas estn asociadas al estado. Existen procedimientos para convertir un modelo de Mealy en uno de Moore. Un diagrama de la estructura interna de la mquina abstracta que se ilustra en la Figura 9.1, se muestra en la Figura 9.2. Una mquina de estados finitos puede definirse segn:
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Captulo 9. Sistemas secuenciales MEF(x, y, z, FPE, FS)
Donde: x es el conjunto finito de valores que puede tomar la entrada, que se define como el alfabeto de entrada. y es el conjunto de estados internos, z es el alfabeto de salida. El conjunto finito de valores que puede tomar la salida, FPE es la funcin de prximo estado, determina mediante una matriz el prximo estado Y, dependiendo del valor que tenga la entrada x, y el estado presente y. Los renglones suelen ser los diferentes estados internos y las columnas los diferentes valores que puede tomar la entrada. Y = FPE(x, y) FS es la funcin de salida. En el caso de mquinas de Moore: z=FS(y), este caso se ilustra en la Figura 9.2; en el modelo de Mealy: z=FS(x, y).
Reset x
FPE Y
M y
FS z
Figura 9.2 Modelo de Moore. Las funciones de prximo estado y de salida son funciones combinacionales. La Figura 9.2, muestra un bloque de memoria M, que sostiene durante un tiempo el valor del estado presente y, una vez calculado el prximo estado Y, ste se registra como el nuevo estado actual. Reloj. Si las transiciones ocurren en determinados instantes de tiempo se denominan sincrnicas. Los instantes en que se producen los cambios de estado estn asociados al canto de subida, o al de bajada, de una seal denominada reloj. Mquinas secuenciales. Las mquinas de estados finitos suelen denominarse mquinas secuenciales ya que a partir de un estado inicial y de una secuencia ordenada de eventos de entrada, generan una secuencia de estados por los que pasa la mquina, y a su vez una secuencia de acciones de salida. Las mquinas secuenciales son un poderoso modelo para implementar esquemas de control secuencial (dependientes de la historia pasada), tanto en hardware como en software. El modelo
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de mquina secuencial tambin facilita el diseo de la programacin de sistemas multitareas, en tiempo real, utilizando microcontroladores. El modelo de mquina secuencial se emplea en Teora de lenguajes formales y tiene importantes aplicaciones en reconocimiento de patrones y analizadores lxicos y sintcticos, por mencionar algunas. Mquinas secuenciales sincrnicas. Si la memoria est formada por un conjunto de flip-flops comandados por el mismo reloj, la actualizacin del estado se produce en instantes sincronizados por el reloj. La Figura 9.3 muestra el diagrama general de Moore de una mquina secuencial sincrnica.
Reset x
FPE Y
M D Q y
FS z
Clk
Figura 9.3 Modelo de Moore sincrnico. Si en la Figura 9.2, el bloque de memoria M, est formado por unidades de retardo se tiene un modelo de representacin de mquinas secuenciales asincrnicas. Sntesis lgica. Se denomina sntesis lgica al procedimiento por el cual a partir de la descripcin de una mquina de estados finitos: MEF(x, y, z, FPE, FS) se obtiene un circuito digital C(G, W), donde G es un conjunto de compuertas y flip-flops y W es un conjunto de alambres que interconectan las componentes de G. El circuito C tambin se denomina red booleana.
Figura 9.4 Circuito digital C(G, W).
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Captulo 9. Sistemas secuenciales
9.2. Secuencias.
En caso de existir mltiples variables lgicas de entrada, al valor de la combinacin (o vector) se lo denomina palabra de entrada; y ms simplemente: entrada. Los distintos valores que toma la entrada, a medida que transcurre el tiempo, se denomina secuencia temporal de entrada. En forma anloga se define una secuencia temporal de salida y de estados internos. Una secuencia de valores puede anotarse:
xi (t ) = xi (t0 ), xi (t1 ), xi (t2 ), ..., xi (tk ),... xi (tn )...

Con: tk
t0 k t , los valores de la secuencia temporal se asocian a una secuencia de enteros.
Si t es constante, se denomina secuencia sincrnica al caso anterior. Si t es variable, entonces tk describe los valores que toma una variable aleatoria; en este caso se dice que la secuencia es asincrnica. Las variables xi , toman valores discretos (0 y 1); el tiempo tambin puede considerarse una variable discreta. Por ejemplo, podra ser de inters conocer el tiempo cuando se producen cambios (en secuencias asincrnicas) o a intervalos regulares (intervalos de reloj, en secuencias sincrnicas). Una manera simplificada de anotar una secuencia es identificar sus valores en los diferentes tiempos de inters.
xi (k )
Ejemplos de secuencias. a) Sincrnica de nivel. 0 t0 1 2 3
xi (0), xi (1), xi (2), ..., xi ( k ),... xi ( n)...
(valores de k)
... xn = { 0 1 0 0 1 1 0 1 0 0 ... }
Figura 9.5. Secuencia sincrnica de niveles. Se dice que la seal xn es una secuencia sincrnica de niveles, con respecto a un reloj, ya que sta slo cambia en cantos de bajada (o de subida) del reloj, y adems permanece constante el nivel de la seal entre cantos de bajada (o de subida) del reloj. La Figura 9.5, muestra una secuencia sincronizada por los cantos de bajada del reloj.
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6 b) Sincrnica de pulsos reloj
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xp = { 0,
1,
0,
0,
1,
1,
0,
1,
0,
0, ... }
Figura 9.6. Secuencia sincrnica de pulsos. xp es una secuencia sincrnica de pulsos. Los valores de la secuencia se interpretan cuando el reloj est alto. No toma valores entre pulsos. c) Asincrnica de nivel
t0
t1
t2
t3
t4
t5
xa = { 0
0 1 ...}
Figura 9.7. Secuencia asincrnica de niveles. Los intervalos ti tienen una duracin aleatoria. d) Asincrnica de pulsos.
Figura 9.8. Secuencia asincrnica de pulsos. Los pulsos, de igual ancho, se presentan con intervalo aleatorio.
9.3. Modelo Secuencial

En un sistema combinacional, la salida es generada simultneamente; es decir, en forma concurrente o paralela y slo depende de la entrada. Los cambios individuales de cada una de las seales se producen en una secuencia temporal, tambin se dice serial en el tiempo, y pueden contener perturbaciones antes de estacionarse en valores estables. Las redes combinacionales se dice que no tienen memoria, y no deben tener realimentaciones; es decir que algunas salidas estn conectadas a las entradas.
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En un sistema secuencial, para poder generar la salida en un tiempo dado, es preciso conocer valores previos de algunas variables. No bastan los valores presentes de la entrada. Es decir, debe almacenarse informacin concerniente a los valores de las entradas pasadas, para poder generar la salida a partir de la entrada presente y los valores almacenados. La informacin anteriormente mencionada, se almacena en estados internos. Los valores que deben registrarse para recordar la situacin, debida a los valores de las entradas pasadas, se almacenan en variables de estado. Podemos considerar que las variables de estado son salidas de elementos con memoria (flip-flops, registros, latches, retardos). En cualquier instante, una mquina secuencial est en uno de un nmero finito de estados; stos quedan determinados por el valor de las variables de estado. Por ejemplo, si hay cuatro estados, se requieren 2 variables de estado para registrar que el sistema se encuentra en uno de los cuatro estados posibles: 00, 01, 10, 11. La secuencia de estados internos resume la historia temporal del sistema secuencial. A veces se emplea el trmino: estado total, para referirse a la combinacin de los estados internos con la entrada. Si se aplica una secuencia de entrada, la mquina generar una secuencia de salida, y pasar por una secuencia de estados internos. En la Figura 9.2, la memoria puede ser modelada por:
y (t
t ) Y (t )
Es decir, en un intervalo de tiempo despus, la salida de la memoria y tomar el valor actual de la entrada a la memoria Y. Puede representarse la secuencia de valores temporales, de cada uno de los estados, en trminos de nmeros enteros, segn:
y j (k 1) = Y j (k )
La memoria debe ser capaz de almacenar los Yj (k) y sostener estos valores durante el intervalo (k+1). Debe notarse que los valores y j (k 1) son estables, pero los valores Y j (k ) , en el intervalo anterior, pueden presentar perturbaciones al inicio para estabilizarse hacia el final del intervalo. En el intervalo k-simo, la entrada a la memoria j-sima es Y j (k ) ; la salida de esa memoria, en el mismo intervalo, es y j (k ) .
Y(k) y(k+1) Y(k) k k+1 y(k)
Figura 9.8. a. Modelo de memoria.
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En el modelo planteado, la salida y el prximo estado interno son funciones del estado total. A estas mquinas se las denomina determinsticas. Es decir, con n entradas, m variables de estado, y p variables de salida, se tienen:
zi Yj
FSi ( x1 ,.., xn , y1 ,.. ym ) FPE j ( x1 ,.., xn , y1 ,.. ym )
i (1.. p) j (1..m)
Ecuaciones que indican que tanto la salida como el prximo estado dependen de la entrada y el estado actual. Empleando el modelo de memoria, puede eliminarse la variable Y, se logra:
y j (k 1)
FPE j ( x1 (k ),...xn (k ), y1 (k ),... ym (k ))
Ecuacin de recurrencia que permite determinar el prximo estado, a partir de la entrada y el estado presente. Para resolverla, es preciso conocer el valor del estado inicial y la secuencia de entrada a partir del tiempo inicial. Grficamente:
y (0) x (0)
y (1) x (1)
y (2) x (2)
y (3) x (3)
....... ..
Para conocer y(1) se requiere conocer y(0) y x(0). Para conocer y(2) se requiere conocer y(1) y x(1). Para conocer y(3) se requiere conocer y(2) y x(2). Y as sucesivamente. Si el prximo estado es igual al actual, se dice que es un estado estable:
y (k 1) = y (k )
Si el prximo estado es diferente al actual, se dice que habr una transicin o cambio de estado. Ese estado actual se denomina inestable:
y(k 1)
y (k )
Lo anterior implica que una de las variables de estado conmuta, o cambia, su valor lgico. Los elementos de almacenamiento pueden ser simplemente lneas de realimentacin, las que tienen asociado un retardo entre la entrada y la salida, en este caso se tienen sistemas secuenciales asincrnicos.
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En sistemas secuenciales sincrnicos los elementos de almacenamiento sern flip-flops, comandados por un reloj.
9.4. Representacin de mquinas secuenciales

Se entiende por representacin la descripcin de cmo se pasa de un estado a otro, debido a los cambios de las entradas. Las representaciones deben describir en forma precisa y completa a la mquina. Adems, deben ser adecuadas para una manipulacin formal. 9.4.1. Modelo de Mealy Es un modelo secuencial en el cual la salida est asociada a las transiciones entre estados. Las salidas cambian instantneamente con los cambios de las entradas; el cambio de estado, se produce sincronizadamente con el reloj. El diagrama se muestra en la Figura 9.9.
Reset x z FS FPE Y
M DQ y
Clk
Figura 9.9. Modelo de Mealy. i) Diagrama de estados Un diagrama de estados es un grafo en el cual, los estados se representan mediante crculos, y por lneas rotuladas y orientadas las transiciones. El rtulo indica la entrada y la salida que provoca la transicin. Se separan con una pequea barra diagonal (slash, en ingls). En general: y2 x/z y1 Figura 9.10. Diagrama de estados de Mealy. El diagrama anterior puede leerse: Estando en el estado y1 , cuando llega la entrada x se pasa al estado y2 , con salida z.
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Si el sistema es sincrnico la transicin entre estados se produce en el instante en el cual se produce el canto sincronizante del reloj. Si el sistema es asincrnico, la transicin se produce debida a un evento de la entrada; por ejemplo cuando ocurre un canto de subida o de bajada de alguna de las entradas. ii) Tabla de transicin de estados A esta tabla tambin se la llama matriz de transiciones. En las columnas se indican los diferentes valores que puede tomar la entrada. En los renglones se indican los estados internos actuales. En cada casillero de la matriz, se indica el prximo estado y la salida asociada. La matriz suele representarse como un mapa de Karnaugh. Esquemticamente: x
Y/z
Figura 9.11. Tabla de transicin de estados de Mealy. FPE. Las representaciones son equivalentes, puede lograrse una a partir de la otra. Es decir, la matriz de transiciones y el diagrama de estado suministran la misma informacin. Pueden emplearse tablas separadas para la salida z y para el prximo estado Y. x x
Y Y(x,y) Matriz Transiciones
z(x,y) Matriz de salida
Figura 9.12. Matriz de transiciones y matriz de salida. 9.4.2. Modelo de Moore Modelo secuencial en el cual la salida slo est asociada al estado presente. Las salidas y el estado cambian slo en los cantos de sincronizacin del reloj.
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Reset x(k)
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FPE y(k+1)
M D Q y(k)
FS z(k)
Clk
Figura 9.13. Modelo de Moore i) Diagrama de estados y2/z2 x y1/z1 Figura 9.14. Diagrama de estados de Moore. El diagrama anterior, puede leerse: Estando en estado y1 , con salida z1 ; cuando ocurre la entrada x se pasa al estado y2 , con salida z2 . La salida no cambia en la transicin; por esta razn, las salidas se asocian a los estados. ii) Tabla de transiciones x
Figura 9.15. Tabla de transiciones modelo de Moore. El modelo de Mealy es ms general que el de Moore. Este ltimo es un caso particular del primero. Las representaciones anteriores permiten analizar una mquina dada. Entendemos por anlisis, al proceso de determinar el funcionamiento de la mquina a partir del diagrama de estados o de su tabla de transiciones.
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El anlisis de una mquina secuencial permite obtener la secuencia de salida a partir de la secuencia de entrada; y tambin determinar la secuencia de estados internos. Ejemplo 9.1 Determinar la secuencia de salida para la siguiente matriz de transiciones:
X Estado A B C D 0 D/0 B/1 C/1 A/0 1 C/1 A/0 D/0 B/1 Secuencia de Entrada ={0,1,1,0,1,0,1,1,0,0,0,...} Estado inicial = A
Prximo estado/z
Figura 9.16. Matriz de transiciones ejemplo 9.1. La lectura de algunas transiciones: Estando en A, con entrada 0, se pasa al estado D con salida 0. Estando en D, con entrada 1, se pasa al estado B con salida 1. Procediendo en forma similar, se logra: Secuencia Entrada Estado actual Prximo estado Salida 0 0 A D 0 1 1 D B 1 2 1 B A 0 3 0 A D 0 4 1 D B 1 5 0 B B 1 6 1 B A 0 7 1 A C 1 8 0 C C 1 9 10 0 0 C C C C 1 1
Figura 9.17. Secuencia de salida y de estados. La mquina de Mealy anterior, se comporta como un generador de secuencias.
...
0123.. 012...
...
Figura 9.18. Esquema generador de secuencias. Se ingresa la secuencia de valores: x0, x1, x2, y se genera la secuencia de valores de salida: z0, z1, z2, ... Puede obtenerse el diagrama de estados, a partir de la matriz de transiciones:

1/1 A 1/0 B 0/1 1/1 0/0 0/0 D C 1/0 0/1
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Figura 9.19. Diagrama de Estados ejemplo 9.1. Ejemplo 9.2. Determinar la secuencia de estados para la siguiente mquina de Moore:
1 0 C/0 1 0 B/0 0 A/1 1
Figura 9.20. Diagrama de estados de Ejemplo 9.2. Con estado inicial C y secuencia de entrada: {0, 0, 0, 1, 1, 1,...} Se obtiene: i Entrada Estado presente Estado prximo Salida 0 0 C B 0 1 0 B A 0 2 0 A A 1 3 1 A B 1 4 1 B C 0 5 1 C A 0
Figura 9.21. Secuencia de salida Ejemplo 9.2. Las mquinas de Moore suelen emplearse como reconocedores de secuencias. Es decir, que entreguen una salida cuando ocurre una determinada secuencia en la entrada. Pueden obtenerse la tabla de transiciones y la tabla con la lgica de salida, a partir del diagrama de estados:
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14 Estado actual A B C Entrada x 0 1 A B A C B A Prximo Estado Estado Salida A 1 B 0 C 0
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Figura 9.22. Tabla de transiciones Ejemplo 9.2 Existen procedimientos sistemticos para representar un diagrama de Mealy mediante uno de Moore. Debe considerarse la representacin de Mealy como ms general que la de Moore. Ejemplo 9.3. Obtener el diagrama de estados de un sistema secuencial sincrnico que es capaz de detectar la secuencia 110 cada vez que sta se presente. Determinar la secuencia de salida, cuando se aplica en la entrada la secuencia: 011011.. Como puede observarse en la Figura 9.23, el diagrama de Moore, requiere 4 estados: 1 1 0 0
Inicio Estado0 Estado1 Estado2
0 0
0 1
1 1
reset
0 Figura 9.23. Diagrama de Moore Ejemplo 9.3. Moore Entrada Estado presente Estado prximo Salida 2 1 Inicio Inicio Est0 Inicio Est0 Est1 0 0 0 0 0 1 1 3 0 Est1 Est2 0 4 1 Est2 Est0 1 5 1 Est0 Est1 0
Figura 9.23a. Secuencia de salida modelo de Moore Ejemplo 9.3. El diagrama de Mealy requiere tres estados:
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Captulo 9. Sistemas secuenciales 1/0 0/0 Inicio 0/0 Estado 0 Estado 1 1/0 1/0
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0/1 reset Figura 9.24 Diagrama de Mealy Ejemplo 9.3. Mealy Entrada Estado presente Estado prximo Salida 2 3 4 5 1 0 1 1 Inicio Inicio Est0 Est1 Inicio Est0 Inicio Est0 Est1 Inicio Est0 Est1 0 0 0 1 0 0 0 0 1 1
Figura 9.24a. Secuencia de salida modelo de Mealy Ejemplo 9.3. Algunas observaciones sobre las representaciones: Las salidas de Moore son sincrnicas con el reloj, las de Mealy son asincrnicas; es decir, apenas ocurre una transicin en la entrada, se genera el prximo estado y se produce la salida sin esperar el canto del reloj. En general los modelos de Mealy pueden generar las mismas secuencias de salidas que una mquina de Moore, pero con menos estados. Ntese que las salidas de Mealy ocurren un intervalo de tiempo antes que las de Moore. En las mquinas de Mealy, las salidas z pueden cambiar inmediatamente cuando ocurre un cambio en las entradas, y stas pueden cambiar entre pulsos del reloj. Si esto no se desea, pueden sincronizarse las salidas asincrnicas, de una mquina de Mealy, pasndolas por un flipflop. Esto se muestra en la Figura 9.24b, donde la salida zr , tiene sus cambios sincronizados por el reloj. Esto aumenta el nmero de flip-flops requeridos para la implementacin y adems se posterga la salida hasta el prximo canto del reloj. Ver Captulo 11.9.
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Reset x(k) z(k+1) FS FPE y(k+1) zr(k) y(k)
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M D Q
Clk
Figura 9.24b. Salidas registradas en modelo de Mealy. En el modelo de Moore, el circuito combinacional de salida puede generar perturbaciones, stas pueden evitarse si las salidas se generan en funcin del estado prximo. Ver Captulo 11.9.
Reset x(k) zr(k) y(k)
FS FPE y(k+1)
M DQ
Clk
Figura 9.24c. Modelo de Moore. Salida registrada. En diseos de mquinas secuenciales de estados finitos completamente sincrnicas, debe preferirse el modelo de Moore. As tambin cuando se empleen dispositivos lgicos programables (PLD o FPGA) para la implementacin.
Ejemplo 9.4. Los siguientes diagramas ilustran la diferencia entre el nmero de estados, requeridos para cada uno de los modelos de mquina, para un detector de la secuencia de dos unos seguidos, cada vez que sta se presente.
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reset 0 S0/0 0 S1/0 1 1 S2/1 1/1 1 0 0/0 1/0 S1 0/0 S0 reset
Figura 9.25. Diagramas de Mealy y Moore ejemplo 9.4. Ejemplo 9.5. Modelado de diagrama de estados. Lavadora. En situaciones reales puede concebirse el funcionamiento de un sistema mediante la elaboracin de un diagrama de estados. Supongamos que disponemos de una lavadora, que externamente tiene tres botones: Encender, Detener, Lavar; de un indicador luminoso L, y de un interruptor ubicado en la puerta. La Figura 9.26 ilustra un esquema de los controles e indicadores de la mquina lavadora.
encender
detener
lavar
puerta
Figura 9.26. Lavadora. Se consideran eventos (entradas) la activacin de los botones de la consola y del interruptor de la puerta. El indicador luminoso es una accin (salida) que debe ejecutarse. Se visualizan tres estados asociados a la lavadora: apagada, detenida y lavando. La deteccin de cules son los estados, est basada en la visualizacin de situaciones distinguibles que se mantienen un determinado tiempo.
18 Los eventos producen cambios de estado.
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Estando apagada, el evento encender dispara una transicin al estado detenida (o encendida). Estando en el estado detenida, la ocurrencia del evento lavar produce la transicin al estado lavando. Si est lavando, la presin del botn detener gatilla la conmutacin al estado detenida. Al producirse el evento abrir la puerta, la lavadora debe pasar al estado apagada. La luz L debe encenderse cuando hay potencia aplicada a la lavadora. Es decir, desde que se pasa de apagada a encendida y mantenerse iluminada hasta que se abra la puerta, cuando se pasa a apagada. Las especificaciones anteriores permiten dibujar un diagrama de estados, el que se muestra en la Figura 9.27. Los eventos producen cambios de estado. Cada transicin o cambio de estado, est asociada a un (y slo un) evento. Un evento puede desencadenar varias transiciones, en el ejemplo, la entrada o evento puerta produce dos transiciones, dependiendo del estado en que se encuentra la lavadora. La nica accin de salida L se ilustra asociada a las transiciones (Mealy). Tambin es posible asociarla a los estados (Moore): la luz L debe estar encendida mientras la lavadora est encendida o lavando; debe apagarse cuando est en el estado apagada. Encender/ L Lavar/ L
Apagada
Encendida
Lavando
Puerta/ L
Detener/ L
Puerta/ L
Figura 9.27. Diagrama de estados de la Lavadora. El estado inicial para esta mquina es el estado apagada. Sub-mquinas. La descripcin de la lavadora puede seguir especificndose con mayor detalle, si se define con mayor precisin el estado lavando. Esto significa observar seales internas de la lavadora. Si se define el evento rotar, que produce que el motor de una vuelta, y de la seal de salida giro (G=1 a la izquierda, y G=0 a la derecha) y se define que el proceso de lavar sea dar dos vueltas a la izquierda seguidas por dos vueltas a la derecha, en el diagrama aparecen cuatro nuevos estados para describir el estado lavando.
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Apagada
Puerta/ L
Puerta/ L
Encendida
Encender/ L Puerta/ L
Lavar/ L Rotar
Izquierda/ G
Detener/ L
Derecha 1/ G
Puerta/ L
Rotar
Izquierda 1/ G Derecha/ G
Rotar
Puerta/ L
Rotar
Figura 9.28. Diagrama de estados ampliado de la Lavadora. La descripcin permite diferentes niveles de abstraccin, en el ejemplo, lavando se ha descrito como una sub-mquina digital. 9.4.3. Transformacin de Mealy a Moore. a) En el diagrama de Mealy deben separarse aquellos estados, para los cules existan transiciones con diferentes valores de salida, para igual entrada: x/0 x/0 Sa x/1 Sa1 x/1 Figura 9.29. Separacin de estados. Luego cada estado tendr slo un valor de salida asociado, y se transforma a representacin de Moore, segn: Sa0
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Sa0/0
Sa1/1 x Figura 9.30. Conversin a Moore. b) Una vez agotado el paso a), para el estado inicial pueden presentarse dos casos: b1) Estado inicial con salida 0. No requiere modificacin.
reset
S/0
Figura 9.31. Estado inicial con salida cero. b2) Estado inicial con salida diferente de cero.
S/1 reset Figura 9.32. Estado inicial con salida uno. En este caso debera haber salida, sin haber aplicado una entrada. Se corrige agregando un estado adicional:
S/1
Si/0 reset Figura 9.33. Agregar estado inicial.
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Captulo 9. Sistemas secuenciales Ejemplo 9.6.Transformacin para el reconocedor de dos unos seguidos. Al modificarse el estado S1 del diagrama de Mealy, resulta: reset reset 0/0 S0 0/0 0/0 1/0 S1 1/1 1/1 1/1 S11 0/0 S0 1/0 S10 0/0
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Figura 9.34. Separacin de estado S1. No es necesario corregir el estado inicial. Luego puede asociarse la salida al estado y no a la transicin hacia el estado. reset 0/0 S0 0/0 1/0 S10 1/1 1/1 S11 0/0
Figura 9.35. No es necesario corregir S0. Finalmente puede plantearse:
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22 reset 0 S0/0 0 1 S10/0 1 1 S11/1 Figura 9.36. Diagrama de Moore ejemplo 9.6. Que resulta igual al diagrama de Moore planteado antes, en el ejemplo 9.4. 0
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El proceso de transformacin explica el mayor nmero de estados que tiene generalmente un diagrama de Moore, respecto a uno de Mealy. Ejemplo 9.7. Detector de las secuencias 01 10, cada vez que se presenten. Para un modelo de Moore, se especifican las salidas asociadas al estado.
0 B/0 0 reset A/0 1 C/0 1 1 0 E/1 1 0 0 1 D/1
reset entrada estado prximo salida actual estado 1 A 0 0 0 A B 0 0 1 A C 0 0 0 B B 0 0 1 B D 0 0 0 C E 0 0 1 C C 0 0 0 D E 1 0 1 D C 1 0 0 E B 1 0 1 E D 1
Figura 9.37. Representacin de Moore Ejemplo 9.7. En un diagrama de Mealy, se especifican las salidas asociadas a las transiciones.
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0/0 B 0/0 reset A 1/0 C 1/0 0/1 1/1
reset entrada Estado prximo salida actual estado 1 A 0 0 A B 0 0 1 A C 0 0 0 B B 0 0 1 B C 1 0 0 C B 1 0 1 C C 0
Figura 9.38. Representacin de Mealy Ejemplo 9.7.
9.5. Tipos de mquinas secuenciales

Si bien existen innumerables formas que pueden tomar los diagramas de estados, pueden describirse algunos tipos que se presentan frecuentemente. Mquinas que analizan secuencias de largo fijo con un recorrido fijo. Por ejemplo: adquirir 5 valores de la secuencia y tomar una accin, de acuerdo a los valores. Mquinas que analizan secuencias de largo fijo con un recorrido fijo, con reintento en caso de falla. Si una subsecuencia no es correcta, vuelven al estado inicial; o a un estado previo. Reconocedores continuos. Se genera una salida cada vez que se detecta una secuencia dada. En estas mquinas, cada estado recuerda una secuencia previa de la entrada. En este caso, se habla de estado inicial slo cuando la mquina comienza a funcionar.
9.6 Sntesis de Diagramas de Estado. Modelado

Se desea obtener el diagrama de estados a partir de una descripcin en lenguaje natural. Nuestro lenguaje comn suele ser impreciso y a veces redundante. Por esta razn es conveniente emplear las construcciones estructuradas de los lenguajes de programacin. Ver Apndice 5, sobre Uso de Verilog. En general, el paso de una descripcin en lenguaje natural a la tabla de estados, se efecta por pasos tentativos, hasta asegurar que el modelo formal obtenido cumple las especificaciones dadas. Veremos algunos ejemplos.
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24 9.6.1 Reconocedor de secuencias de largo fijo. Verificador BCD La mquina reconoce si una secuencia de cuatro bits, en serie, es BCD. Tenemos una mquina con una entrada y una salida:
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M.S.
Figura 9.39 Diagrama en bloque verificador BCD. Tenemos que interpretar cuando se genera la salida. Como para cada valor i de la secuencia de entrada debe existir un valor de la secuencia de salida; debemos decidir qu salida generar cuando han llegado uno, dos o tres valores de la entrada. En estos casos asumiremos salida cero, dejando salida uno si los cuatro bits no pertenecen al cdigo BCD. El bit ms significativo es el primero. Estado Inicial
a 0/0 b 0/0 d 0/0 h 0/0 1/0 0/0 1/0 i 1/0 0/0 0/0 j 1/0 0/0 1/0 e 1/0 k 1/0 0/0 0/0 l 1/0 0/1 f 1/0 m 1/1 0/1 0/0 n 1/1 0/1 0/0 1/0 c 1/0 g 1/0 o 1/1
Figura 9.40 Diagrama de estados verificador BCD. Cada estado representa una subsecuencia previa de la entrada. Por ejemplo, en el estado l se ha recibido la secuencia 100. En el estado d se ha recibido 00. Este primer diseo es muy sistemtico; se forma un rbol de decisin. De cada estado, se pasa a dos prximos con entrada cero y uno respectivamente. Estos problemas no tienen una solucin nica. Puede encontrarse un diagrama de estados ms simple. Por ejemplo:
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a 0/0 b /0 c /0 /0 /0 d /0
1/0 e 0/0 f 0/0 h /1 1/0 g /0
1/0
Figura 9.41 Diagrama de estados reducido del verificador BCD. Se emplea para indicar que con entrada cero o uno, se pasa al prximo estado. Este segundo diagrama requiere tres flip-flops para representar los siete estados. El anterior requiere 4 flipflops para identificar 15 estados. Existen procedimientos sistemticos para encontrar estados equivalentes y removerlos de los diagramas, esto se desarrolla en el Captulo 12. 9.6.2. Reconocedor continuo. Se desea obtener el diagrama de estados de una mquina secuencial que produzca una salida alta cada vez que se detecta la secuencia 0101 en la entrada; la salida debe ser cero en el resto de los casos. Si por ejemplo la entrada es: la salida debe ser: 0, 1, 0, 1, 0, 1, ... 0, 0, 0, 1, 0, 1, ...
A partir de un estado inicial A, se plantea el diagrama para la secuencia que se desea reconocer:
A 0/0
B 1/0
C 0/0
1/1
Figura 9.42 Reconocedor de secuencia 0101. Luego, lo que resta es completar las transiciones que faltan. Desde cada estado deben salir dos transiciones; en este caso, slo hay una entrada, y sta puede tomar valores 0 y 1.
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Sistemas Digitales
Es recomendable conceptualizar el significado de los estados, del siguiente modo: A: inicial, se espera un cero. B: despus de haber aceptado un cero. C: despus de haber aceptado la secuencia 01. D: despus de haber aceptado la secuencia 010. Observaciones: Estando en D, si llega un cero, debe ir al estado B, pues ya tendra el primer cero de la secuencia. Estando en B, debe permanecer en B mientras lleguen ceros. Permanece en A, mientras lleguen unos. Estando en C, si llega un uno, debe ir al estado inicial. Estando en D, si llega un uno, se reconoce secuencia correcta; y debe ir a C. Ya que tiene los dos primeros bits reconocidos. Resulta el siguiente diagrama de estados:
1/0 0/0 1/0 A 0/0 B B 1/0 1/1 0/0 0/0 C D
Figura 9.43 Diagrama de estados completo del reconocedor continuo. 9.6.3. Reconocedor continuo con reintento en caso de falla Disear mquina secuencial que reconozca con salida uno, cada vez que se presente en la entrada, la secuencia de exactamente dos ceros, seguida de 10. En caso contrario debe generar salida cero. La siguiente secuencia de entrada: 001001000010010... debe generar la siguiente salida: 000100100000001... Un esquema de la columna vertebral del diagrama es:
1/0 A 0/0 0/1 B 0/0 C 1/0 D
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Captulo 9. Sistemas secuenciales Figura 9.44 Diagrama de estados inicial.
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A, es el estado inicial: en l se espera por un cero. Si en B o D falla la secuencia se retorna al estado inicial. Estando en C, si llega un cero debe pasarse a un estado E; en el cual deben descartarse todos los ceros que lleguen. El diagrama completo: 1/0 E 1/0 1/0 A 0/0 B 1/0 0/0 0/0 C 0/1 1/0 D 0/0
Figura 9.45 Diagrama de estados completo. 9.6.4. Reconocedor continuo de cdigos BCD vlidos. En este ejemplo se ilustra la importancia de darle un nombre simblico adecuado a cada estado. Si la entrada presente y las tres anteriores forman un cdigo vlido BCD, entonces la salida permanece en 0; en caso contrario la salida debe ser uno. Si asignamos el nombre del estado tal que ste sea la secuencia previa de 3 bits de la entrada, para construir el diagrama basta obtener los estados prximos a cualquier estado. Por ejemplo, a partir del 001, se llega a los estados 011 y 010, con entradas uno y cero respectivamente. Esto se ilustra en el siguiente diagrama:
001 1 0
011
010
Figura 9.46 Estados siguientes al estado 001. Los dos ltimos bits de 001, forman los dos primeros de 011 y 010. De esta forma es sencillo plantear, el diagrama completo, que se muestra en la Figura 9.47.
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0 000 1 1 001 0 010 1 1 101 1 0 1 111 1 0 110 0 0 0 100 0
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1 011
Figura 9.47 Diagrama de estados completo, sin salida. Para completar el diagrama deben indicarse las salidas asociadas a las transiciones. Las secuencias: 1010, 1011, 1100, 1101, 1110, 1111 son las que tienen asociada una salida uno. La funcin de salida puede describirse por la siguiente tabla de verdad, y con sta completar el diagrama. Estado 000 001 010 011 100 101 110 111 0 0 0 0 0 0 1 1 1 z x 1 0 0 0 0 0 1 1 1
Figura 9.48 Tabla de verdad de la funcin de salida. 9.6.5. Del diagrama a la especificacin. Dado el siguiente diagrama de estados, describir qu efecta la mquina.
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Captulo 9. Sistemas secuenciales Asumir estado 1 como estado inicial.

0/0 1/0 1 0/0 0/0 0/0 0/1, 1/1 2 1/0 1/0 3 1/0 4 5
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Figura 9.49 Diagrama de estados Ejemplo 9.6.5. Observando que en 1 se espera un cero; y que 2 simboliza que ha llegado un cero. Se tiene que es un reconocedor continuo de las secuencias 01110 y 01111 con salida uno. La salida es cero en el resto de los casos. Cuando reconoce una de las secuencias anteriores vuelve a comenzar de nuevo. 9.6.6. Determinar conducta de la mquina secuencial
A 0/0 1/1 1/0 0/0 D 1/0 F 0/0 G E /0 1/0 1/0 B 0/0 C /0 /0
Figura 9.50 Diagrama de estados ejemplo 9.6.6. Asumiendo que el estado inicial es el A, y observando cuando se produce la nica salida con valor 1, y que adems despus de cuatro transiciones se retorna al estado inicial: se obtiene que analiza secuencias de largo cuatro. Si la secuencia es 1111 genera salida 1; en el resto de las secuencias la salida es cero.
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Problemas resueltos.
Problema 9.1. Cerebro de Hormiga. (Ant Brain. Propuesto en el MIT). Se desea disear una mquina secuencial cuyo objetivo es permitir a la hormiga encontrar la salida del laberinto. La hormiga dispone de dos sensores en las antenas izquierda y derecha (I y D), que estn en 1 si la antena respectiva entra en contacto con las paredes del laberinto; y se colocan en cero si dejan de estar en contacto. Son las entradas a la mquina de estados finitos. La hormiga tambin dispone de tres seales de actuacin, que son las salidas de la mquina, una seal para avanzar hacia delante A; otra para doblar levemente hacia la izquierda DI; y otra para doblar levemente hacia la derecha DD. La estrategia para disear el cerebro de la hormiga es mantener la pared a la derecha de la hormiga.
Figura P9.1 Laberinto. Para desarrollar el diagrama de estados, se elige emplear el modelo de Moore. Es decir, las salidas estarn asociadas al estado. Se definen los estados posibles, y en cada uno de stos debe observarse los valores de las entradas que llevan a otros estados. Debe notarse que se tienen cuatro combinaciones posibles para los valores permitidos a las entradas, esto implica dibujar 4 transiciones a estados prximos. Sin embargo es posible simplificar el diagrama rotulando las transiciones como una expresin lgica de las entradas. Ejemplos: Si debe pasarse a cierto estado cuando cualesquiera de las antenas tocan una pared, la transicin puede rotularse ( I + D).
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Si debe pasarse a cierto estado cuando ambas antenas no tocan a alguna pared, la transicin puede rotularse ( I ' D'). Es decir, que ambas no toquen. Si la transicin es cuando la izquierda no toque y la derecha entre en contacto con la pared, la transicin se anota: (I' D). Para encontrar los estados debe analizarse las diversas situaciones en que se puede encontrar la hormiga en su recorrido del laberinto. Observando las entradas, y las acciones que sta puede realizar, a continuacin se plantean algunas de las situaciones: A: Siguiendo la muralla y tocndola: Avanzar, doblando levemente a la izquierda, hasta llegar a B:
B: Siguiendo la muralla y no tocndola: Avanzar, doblando levemente a la derecha. O se vuelve a A, o se pasa a C.
C: Se acaba la pared: Avanzar, doblando levemente a la derecha, hasta llegar a D:
D: Vuelve a tocar la muralla, con la Antena derecha: Es la situacin A.
E: Pared al frente: Mientras toque con alguna antena: Doblar levemente a la izquierda hasta pasar a F:
F: Igual situacin que en el estado B.
G: Tocando la pared con la izquierda. Doblar a la derecha hasta no tocar la pared. Es la situacin B.
H:Perdido: Avanzar hasta tocar algo. Figura P9.2 Esquema de situaciones. Definicin de estados.
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No se encuentran otras situaciones que no se hayan planteado, entonces se procede a conectar los diferentes estados, mediante el siguiente diagrama:
I+D Perdido (A) I+D E/G (DI) D I D B
(DD, A)
I D I A (DI, A)
I D
I D
C D
(DD, A)
Figura P9.3 Diagrama de estados para el cerebro de la hormiga. Ntese que los estados E y G se tratan como si fuera un solo estado. En ambos se toca con la antena izquierda, y el objetivo (local, para cumplir la estrategia) es dejar de tocar la pared. El diagrama muestra que los estados B y C podran tratarse como uno solo (son equivalentes). Ya que tienen iguales salidas; y para iguales entradas, se pasa a igual estado prximo (ms adelante, en el Captulo 12, se vern algoritmos para determinar estados equivalentes). Si se funden los estados B y C se llega al siguiente diagrama, que representa el cerebro de la hormiga:
I+D Perdido (A) I+D E/G (DI) I A (DI, A)
I D
I D
L D
D I D B/C (DD, A)
Figura P9.4 Reduccin de estados equivalentes.

Captulo 9. Sistemas secuenciales Problema 9.2. Contador sincrnico con control de modo M.
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Si M = 0 el contador es binario ascendente; si M = 1 el contador avanza segn cdigo Gray. A continuacin se indican las secuencias: binario: 000, 001, 010, 011, 100, 101, 110, 111 Gray: 000, 001, 011, 010, 110, 111, 101, 100 El diagrama de estados se construye para la secuencia binaria, con transiciones con entrada de control igual a cero. Luego, se marcan las transiciones para contar en Gray:
0
reset
S0 [000]
S1 [001]
S2 [010]
S3 [011]
S4 [100]
S5 [101]
S6 [110]
S7 [111]
Figura P9.5 Contador binario ascendente.

0
reset
S0 [000]
S1 [001] 1
0 1 1
S2 [010]
0 1
S3 [011]
S4 [100] 1 1
S5 [101]
S6 [110] 1 1
S7 [111]
Figura P9.6 Contador Gray. Problema 9.3. Reconocedor de un patrn finito. Sean: entrada x y salida z. La salida se activa cada vez que se presenta la secuencia 010, y mientras que la secuencia 100 no se haya presentado, en cuyo caso la salida se desactiva permanentemente. Ejemplos de secuencias, y columna vertebral del diagrama de estados: X: 0 0 1 0 1 0 1 0 0 1 0 Z: 0 0 0 1 0 1 0 1 0 0 0 X: 1 1 0 1 1 0 1 0 0 1 0 Z: 0 0 0 0 0 0 0 1 0 0 0
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reset 0 E1 [0] 1
E0 [0] 1 E4 [0] 0 E2 [0] 0 E3 [1] E5 [0] 0
E6 [0]
0,1
Figura P9.7 Diagrama de estados inicial. Luego deben completarse las transiciones que faltan. Si en E5 llega un cero, debe ir al estado permanente E6, ya que habra reconocido la secuencia 100. Si estando en E3 (los ltimos 3 bits de la secuencia son 010) llega un 1, los ltimos dos sern ahora 01, esto implica pasar al estado E2. En E1 debe permanecer si llegan secuencias de ceros. En E4 debe permanecer si llegan secuencias de unos. Si estando en E2 llega un uno, se tendrn dos unos seguidos, entonces debe pasarse al estado E4. Si estando en E5 llega un uno, se tendr hasta ese momento, que los dos ltimos de la secuencia son 01, entonces debe pasarse al estado E2. El diagrama final se muestra a continuacin:
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reset 0 0 E1 [0] 1 ...0 1 E2 ...01 0 [0] 1
E0 [0] 1 E4 ...1 0 1 [0] 1
E5 [0] 0
...10
E3 ...010 [1] ...100
E6 [0]
0, 1
Figura P9.8 Diagrama de estados final. Si denominamos X a la entrada, el diagrama puede describirse, segn el pseudo cdigo: While (1) {if (reset) estado = E0; else
switch (estado)
{ case E0: if (X) estado = E4 else estado = E1; case E1: if (X) estado = E2 else estado = E1; case E2: if (X) estado = E4 else estado = E3; case E3: if (X) estado = E2 else estado = E6; case E4: if (X) estado = E4 else estado = E5; case E5: if (X) estado = E2 else estado = E6; case E6: estado = E6; } } Problema 9.4. Disear el control de una mquina de lavar ropa. Uso de temporizadores. El funcionamiento de la lavadora es el siguiente: Cuando se oprime el botn Partida, despus de colocar las prendas, la mquina determina el tamao de la carga (Mediano / Grande) y de acuerdo al tamao dispensa la cantidad de agua y detergente. Luego de esto, la mquina lava la ropa por 10 minutos.
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Despus del ciclo anterior, la mquina enjuaga las ropas por 10 minutos. Detecta si el lquido de salida est sucio, al final del enjuague; en caso de estarlo, repite el ciclo (lavado + enjuague), pero no ms de 3 repeticiones. Luego centrifuga las ropas hasta que no detecta descarga de agua, pero por no ms de 20 minutos. Las duraciones de los ciclos se logran con temporizadores. Los cuales pueden modelarse con una entrada que inicia la cuenta del tiempo, y una salida que indica que ya transcurri el tiempo programado. Entradas Descripcin Botn de Partida Sensor carga mediana Sensor carga grande Sensor salida sucia Sensor descarga salida Timeout 60 min Timeout 10 min Salidas Descripcin Dispensador mediano Dispensador Grande Actuador lavado Actuador enjuague Actuador centrfuga Inicio timer 60 min Inicio timer 10 min
Variable SP SM SG SS SD O60 O10
Variable AM AG AL AE AC I60 I10
Figura P9.9 Especificaciones de variables.
reset
SP (SP&SM) / AM, AL, I10, I60 # (SP&SG) / AG, AL, I10, I60 SD # O10
Inicio
SD Centrfuga
2 Lavado
O10&SD / AC O10&SD / I10 O10&SS&O60&SM / AM, AL, I10 # O10&SS&O60&SG / AG, AL, I10
O10 / AL O10 / I10 O10 / AE
Enjuage
O10&SS # O60 / I10 O10&SD / AC
Centrfuga
Figura P9.10 Diagrama de estados control lavadora.
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Captulo 9. Sistemas secuenciales Problema 9.5. Detector secuencia 0101.
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Determinar el diagrama de estados de una mquina secuencial (Modelo de Mealy) que produce una salida alta cada vez que se detecta la secuencia 0101 en la entrada; y salida cero en el resto de los casos. Determinar la secuencia de salida y de estados para la siguiente secuencia de entrada: 010110011 Solucin.
1/0 0/0 1/0 A 0/0 B B 1/0 1/1 0/0 0/0 C D
Figura P9.11 Diagrama de estados detector secuencia 0101. La siguiente secuencia de entrada produce las siguientes secuencias de salida y de transiciones de estados. Entrada Salida Pxo. Estado 0 0 B 1 0 C 0 0 D 1 1 C 1 0 A 0 0 B 0 0 B 1 0 C 1 0 A .... .... .
Figura P9.12 Secuencias de entrada, salida y de estados. Problema 9.6. Mquina con dos salidas. Un sistema secuencial tiene una entrada x, y dos salidas: z1 y z2. Con x = 1, las salidas recorren las siguientes secuencias peridicas: z1 z2 0 1 1 1 1 1 0 1 1 0 0 1
Con x = 0, las salidas recorren las siguientes secuencias peridicas: z1 z2 0 1 1 1 1 0 0 1 0 1 1 1
a) Determinar la tabla o matriz de transiciones, de un modelo de Moore. Los estados se identifican con letras maysculas y A es el estado inicial. b) Dibujar el diagrama de estados. c) Determinar las salidas para la siguiente secuencia de entrada: 000110010
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Solucin: a) Una posible solucin es elegir la secuencia de x = 1 para asignar los nombres a los estados y a partir de esta asignacin completar la matriz de transicin de tal manera que se cumpla con la secuencia para x = 0. En ambas secuencias las salidas pasan por seis estados, teniendo estados con iguales salidas las soluciones pueden ser combinaciones de elecciones de estos estados, pero deben tenerse los seis estados Son posibles otras soluciones de acuerdo a la asignacin de los nombres de los estados. x 0 1 Estado A B C D E F C A E B F D B C D E F A Salida z2z1 Estado A 10 B 11 C 11 D 10 E 01 F 10
Figura P9.13 Matrices de transiciones y de salida. b) Diagrama de estados de acuerdo a la matriz de transicin en a)
1 F 10
A 10
0 1 B 11 0
1 E 01 0 1
0 0 C 11 1
D 10
Figura P9.14 Diagrama de estados Problema 9.6.
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Captulo 9. Sistemas secuenciales c) Determinar las salidas para la siguiente secuencia de entrada: 000110010 Entrada Estado Actual Prximo Estado Salida (z2z1) Reset 0 0 0 1 1 0 0 1 0 A C E F A B A C D B A C E F A B A C D B 10 10 11 01 10 10 11 10 11 10 11
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Problema 9.7. Mquina con dos entradas. Para una mquina secuencial con dos entradas c1 y c0. A es el estado inicial. Se tienen: Con c1 = 0 y c0 = 0 el sistema recorre la siguiente secuencia peridica de estados: ABCD. Con c1 = 1 y c0 = 1 el sistema recorre la siguiente secuencia peridica de estados: ADCB. Con c1 = 1 y c0 = 0 el sistema recorre la siguiente secuencia peridica de estados: ADBC. Con c1 = 0 y c0 = 1 el sistema recorre la siguiente secuencia peridica de estados: ABD. Y si est en estado C, permanece en l. a) Determinar la tabla o matriz de excitaciones. b) Determinar la secuencia de estados para la siguiente secuencia de entradas: c1 0 0 1 0 0 1 c0 0 0 0 1 1 1 Solucin: Se asume que al cambiar las entradas, mientras se genera una secuencia, se contina con el prximo estado de acuerdo a las entradas. Es decir no se retorna a un estado inicial. reset 0 1 D 11 00 C 01 01 Figura P9.15 Diagrama de estados Problema 9.7. 11 10 10 11 0 B A 0 C1C0
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40 a) Estado A B C D 00 B C D A
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Entradas c1c0 01 11 B D D A C B A C Prximo estado
10 D C A B
Figura P9.16 Matriz de transiciones Problema 9.7. b) c1 c0 0 0 Estado Actual A Prximo estado B 0 0 B C 1 0 C A 0 1 A B 0 1 B D 1 .. 1 .. D C C
Figura P9.17. Secuencias de estados Problema 9.7. Estado inicial A. (se est en A y las entradas son 00) Los cambios de estado ocurren en un canto del reloj. Se inspeccionan las entradas antes de cada canto del reloj. La secuencia de estados es: ABCABDC.... Problema 9.8. Mquina de estados finitos. Tres salidas. Se tiene una mquina secuencial de Moore, con una entrada x, y tres salidas: z1, z2 y z3. Cada vez que se presenta la secuencia 01 en la entrada, las salidas toman valores: z1=1, z2=0 y z3=0. Cada vez que se presenta la secuencia 10 en la entrada, las salidas toman valores: z1=0, z2=1 y z3=0. Cuando se presenta la secuencia 00 en la entrada, vuelve al estado inicial, con salidas: z1=0, z2=0 y z3=0; y desde all reanuda el anlisis de las secuencias; es decir, vuelve a comenzar. Cuando se presenta la secuencia 11 en la entrada, permanece en el estado al cual lleg, con salidas: z1=0, z2=0 y z3=1. En el resto de los casos las salidas toman valores: z1=0, z2=0 y z3=0. Determinar: a) El diagrama de estados. b) La tabla de transiciones entre estados. c) Diseo de ecuaciones para las salidas, mediante un mapa de Karnaugh. Indicar el nombre elegido para las variables de estado y los nombres binarios elegidos para los estados lgicos. Solucin.
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a) Si los estados se denominan por xx, con significado: los dos ltimos de la secuencia son xx, esta interpretacin vale para los nombres: 01, 10 y 11. Se usa el smbolo _ _ para indicar el estado inicial, en el cual an no han llegado entradas, o al que se llega despus de recibir una secuencia 00. El nombre _0 se usa para el estado al que pasa la mquina cuando ha llegado un cero, estando en el inicial. Y _1 se usa para el estado al que pasa la mquina cuando ha llegado un uno, estando en el inicial. b) A partir del diagrama de estados se obtienen las matrices de transicin y de salida.
reset __ 0 0 _0
000 000
1 0 0 _1
000
1 01
100
0 10
010
Estado __ _0 _1 01 10 11
1 11
x 0 1 _0 _1 __ _1 10 11 10 11 __ 01 11 11 Prximo Est.
Estado lgico __ _0 _1 01 10 11
z1 z2 z3 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1
1 1
001
Figura P9.18. Diagrama de estados y tabla transiciones Problema 9.8. c) Si el estado es Q2Q1Q0, y se escoge la siguiente asignacin: Estado lgico __ 11 10 _0 _1 01 Estado Fsico Q2Q1Q0 000 001 011 010 110 111 101 100 z1 z2 z3
0 0 0 0 0 1
0 0 1 0 0 0
0 1 0 0 0 0
Figura P9.19. Asignacin de estados Problema 9.8. Resultan:

42 z1 = Q2Q1 z2 = Q2Q1 z3 = Q2Q0 y tambin Q1Q0
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Observaciones. Estando en el estado inicial, cuando llega un uno o un cero, no pueden activarse las salidas z1, z2 y z3. Ya que stas reconocen las secuencias 01, 10 y 11 respectivamente; y no la presencia de un cero o de un uno. La frase: Cuando se presenta... es imperativa. Y tiene precedencia sobre las frases: Cada vez que se presente.... Por ejemplo, si llega la secuencia 001..., despus de los dos ceros debe ir al estado inicial, y volver a analizar. El estado inicial representa la situacin en que an no han llegado entradas, o despus de que lleg la secuencia 00. Otro ejemplo, si llega la secuencia 1101...., va inmediatamente al estado 11, y no reconoce la secuencia 01 que la sigue; tampoco debe reconocer la secuencia 10 que est tambin presente en 1101.... Con las especificaciones dadas, y la designacin de los nombres dados antes, el diagrama queda como sigue.
reset No ha llegado nada __ 0 000 ? 0 Lleg 00 Lleg 01 1 01
100
1 ?
0 10
010
Lleg 10
1 11 1
001
Lleg 11
Figura P9.20. Diagrama de estados Problema 9.8. Para completar el diagrama hay que agregar estados adicionales, entre el inicial y los estados denominados 01 y 10. Aparecen los estados _0 y _1. Si desde el estado inicial, con entrada cero, fuera al estado 10, detectara la secuencia 10 cuando slo ha llegado un cero.
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Si desde el estado inicial, con entrada uno, fuera al estado 01, detectara la secuencia 01 cuando slo ha llegado un uno. Ir al estado inicial implica comenzar de nuevo. Al estado inicial se llega despus de aplicar energa, o despus de una activacin de la seal reset. El mismo diseo empleando un modelo de Mealy:
reset
A 1/000 0/000 0/000 1/100 B 0/010 D C 1/001 /001
Estado Estado x=0 x=1 Lgico Fsico presente Q1Q0 A 00 B/000 C/000 B 10 A/000 C/100 C 01 B/010 D/001 D 11 D/001 D/001 Prximo estado/z1z2z3
Figura P9.21. Modelo de Mealy Problema 9.8. z1 = Q1Q0x z2= Q1Q0 x z3= Q1Q0 + Q0 x Problema 9.9. Si x es una entrada, se tienen las ecuaciones que programan tres flip-flops Ds. D2 = Q2Q1Q0x, D1= Q2Q0 + Q1Q0 + Q2Q1x, D0 = Q2x + Q1Q0x Y las siguientes ecuaciones para las salidas: z1 = Q2Q1Q0, z0 = Q2Q1Q0 En funcionamiento normal, un pulso en la entrada reset, deja al sistema en el estado binario 000. Determinar: a) Si la mquina es de Mealy o de Moore. En qu basa su respuesta. b) Matriz de transiciones. c) Diagrama de estados. Indicar los estados que no participan en el trabajo normal del sistema secuencial. d) Acciones que realiza la mquina de estados, considerando que el estado binario 000 es el estado inicial. e) Indicar secuencias de estado y de salida para la secuencia de entrada:
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Nmero 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 secuencia x 1 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 . Estado actual 000 Z1 Z0 Solucin: a) Las salidas slo dependen del estado. Puede aplicarse el modelo de Moore. b) Matriz de transiciones. Q2Q1Q0 000 001 011 010 110 111 101 100 x = 0 x = 1 Salidas 000 001 00 010 011 00 010 011 01 000 111 00 000 000 00 010 011 10 000 000 00 000 000 00 Q2+Q1+Q0+ z0z1
Figura P9.22. Matriz de transiciones Problema 9.9. c) Diagrama de estados. En funcionamiento normal no se pasa por los estados 110, 101 y 100. No se puede llegar a ellos si la mquina parte en el estado inicial. Sin embargo estn definidos sus estados prximos como el estado inicial.
011
01
Q2Q1Q0 Z0Z1
1 reset 1
1 1 001 00 _ _ 0 0 0 010 00 _ _ 1 111

10
000 00 _ _
110
00
101
00
100
00
Figura P9.23. Diagrama de estados Problema 9.9. d) Acciones. Reconoce la secuencia 101 cada vez que se presente, con salida z1=1 y z0 = 0.
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Reconoce las secuencias de dos a ms unos seguidos cada vez que se presenten, con salida z1=1 y z0 = 0. Cuando llega la secuencia 100 vuelve al estado inicial con salida z1 = 0 y z0 = 0. e) Secuencias de estados y de salida.
Nmero 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 secuencia x 1 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 . Est. actual 000 001 010 111 011 011 010 111 010 111 011 011 011 010 000 001 011 Z0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 0 0 Z1 0 0 0 0 1 1 0 0 0 0 1 1 1 0 0 0 1
Figura P9.24. Secuencias Problema 9.9. Problema 9.10. Sensores Se tienen dos sensores i y d (izquierda y derecha) ubicados a cierta distancia sobre el suelo de un pasillo y cuyo objetivo es detectar la direccin del paso de personas por el pasillo. Estando la persona ubicada en la zona izquierda, con ambos sensores en cero, si la persona avanza hacia la derecha y llega a la zona donde nuevamente ambos sensores son cero, debe indicarse con la seal z1 =1. Estando la persona ubicada en la zona derecha, con ambos sensores en cero, si la persona avanza hacia la izquierda y llega a la zona donde nuevamente ambos sensores son cero, debe indicarse con la seal z0 =1. En el resto de los casos, las salidas deben ser ceros. Las personas pueden quedarse detenidas o retroceder, pero slo deben generarse las salidas cuando se cumplen las condiciones anteriores. Se ilustran los valores de los sensores cuando un objeto ocupa total o parcialmente las zonas indicadas. Hacia la extrema izquierda y derecha los sensores marcan cero.
11 10 01 id
00
00
Figura P9.25. Diagrama sensores Problema 9.10.

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Sistemas Digitales
Determinar el diagrama de estados (modelo de Mealy) que modela el sistema. Indicar el estado inicial, y la seal de reset. Solucin. Todas las salidas son cero, excepto las de los estados F y G, con entradas 00. De cada estado deben especificarse las transiciones que fsicamente son permitidas. Por ejemplo estando en el estado A, no puede presentarse el evento de que ambas entradas estn un uno. Si por ejemplo la persona est ubicada en la zona con los dos sensores activos, es decir en los estados D y E, las transiciones que deben especificarse son las correspondientes a las combinaciones 11, 01 y 10 de las entradas; no puede presentarse, en esta situacin, el evento de que ambas entradas estn en cero. En F con entradas 00 se activa la salida z1. En G con entradas 00 se activa la salida z0.
reset
00 10 00 10 11 11 D 11 01 01 F B 10 00/10
A 01 00 C 01 00/01 E 10 G 11 10 11 11 01
Figura P9.26. Diagrama de estados Problema 9.10. Problema 9.11. Formas de ondas. Se tiene un un sistema secuencial con entrada x y salidas y, z. La seal reset deja al sistema en su estado inicial, con ambas salidas iguales a cero. Se activa z cada vez que llega la secuencia 010 en la entrada y mientras no llegue la secuencia 100. Cuando llega esta ltima se activa la salida y, y la mquina permanece en ese estado. Se tienen las siguientes formas de ondas:
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clk reset x z y
Figura P9.27. Formas de ondas Problema 9.11. 1. Observando las formas de ondas: a). Indicar si el evento sincronizante es el canto de subida o el de bajada. b). Determinar si la secuencia temporal de entrada es sincrnica con el reloj. c). Determinar si la secuencia de entrada garantiza un funcionamiento seguro de los flip-flops. d). Determinar si la mquina puede ser representada por un diagrama de Mealy o de Moore, indicando si las salidas dependen de la entrada. e). Determinar si lo que lleva al estado inicial es el canto de subida o de bajada de reset. f). Determinar las secuencias sincrnicas de valores que toman: x, y, z. 2. Determinar el diagrama de estados. Solucin. t1 > ts t2 > th
Figura P9.28. Anlisis de formas de ondas Problema 9.11. a) Observando las salidas y, z se advierte que el evento sincronizante es el canto de subida, ya que los cambios de stas ocurren con el canto de subida del reloj. b) La entrada x no tiene sus cambios asociados a los cantos del reloj, por lo tanto no es seal sincrnica con el reloj. c) Los cambios de las entradas ocurren un tiempo antes del canto del reloj y permanecen estables despus de un tiempo del canto de bajada. En la grfica se requiere que t1 > ts y que t2>th.
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d) Se advierte que las salidas no son funcin de la entrada, por lo tanto puede usarse el modelo de Moore. e) El canto de subida de reset lleva al estado inicial. f) Secuencias de valores de la entrada y las salidas. Debe inspeccionarse los niveles en el canto de subida del reloj de las seales x, z, y. Existe un valor por cada canto de subida del reloj. Se logran: entrada x salida z salida y 0010101001011011010010100 0001010100000000001000000 0000000011100000000111111
2. Diagrama de estados. Se activa z cada vez que llega la secuencia 010 en la entrada y mientras no llegue la secuencia 100. Cuando llega esta ltima se activa la salida y, y la mquina permanece en ese estado. Se forman los reconocedores de 010 y 100. Y se establecen las salidas asociadas al estado 3 y 6, con z=1 e y=1 respectivamente. Luego se completan las transiciones para cumplir generar salida z=1 para cada vez que se presente la secuencia 010. Luego se completan las transiciones para recocer la secuencia 100, apenas se presente. Finalmente se completa las transiciones para permanecer en el estado 6 con salida y = 1. reset Si/ x= /yz 0 S1/0 0 1 1 S2/00 1 1 0 S3/01 0 S4/00 0 S5/00 0 S6/10 0 1 S0/00 1
Figura P9.29. Diagrama de estados Problema 9.11. El diagrama de Moore se interpreta: En la etapa k, el estado es Si; es decir, estando en Si, en la etapa k, se analiza la entrada x(k) y se pasa al prximo estado en k+1.
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Captulo 9. Sistemas secuenciales Otras soluciones: Diagrama de Mealy: Si S0 x /yz 0/00 S1 1/00 1/00 S2 1/00 1/00 0/01 S3 0/00 1/0 00 S4 0/0 0 S5 0/10 /10 S6 0/10 1/00 reset
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Figura P9.30. Diagrama de estados de Mealy Problema 9.11. S3 y S5 son equivalentes, ya que las transiciones que salen de S5, para iguales valores de las entradas van con las mismas salidas a iguales estados prximos. Eliminando S5 se logra: reset Si S0 x /yz 0/00 S1 1/00 1/00 S2 1/00 0/01 S3 0/0 0 /10 S6 0/10 0/00 1/0 00 S4 1/00
Figura P9.31. Diagrama de estados equivalente Problema 9.11.

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Sistemas Digitales
Referencias.
G. H. Mealy. A method for synthesizing sequential circuits, Bell System Technical Journal 34 (1955), 1045-1079. E. F. Moore. Gedanken-Experiments on sequential machines, in Automata studies (editors C. E. Shannon, J. McCarthy), Princeton University Press, 1956, 129-153.
ndice general.
CAPTULO 9 ..............................................................................................................................................1 SISTEMAS SECUENCIALES ..................................................................................................................1 9.1. DEFINICIONES ....................................................................................................................................1 Evento ..................................................................................................................................................1 Mquina abstracta. ..............................................................................................................................1 Estado. .................................................................................................................................................1 Mquinas de estados. ...........................................................................................................................2 Transicin. ...........................................................................................................................................2 Diagrama de estados. ..........................................................................................................................2 Autmata de estados finitos determinista.............................................................................................2 Tipos de mquinas. ..............................................................................................................................2 Reloj. ....................................................................................................................................................3 Mquinas secuenciales. .......................................................................................................................3 Mquinas secuenciales sincrnicas. ....................................................................................................4 Sntesis lgica. .....................................................................................................................................4 9.2. SECUENCIAS. ......................................................................................................................................5 Ejemplos de secuencias. .......................................................................................................................5
a) Sincrnica de nivel. ...................................................................................................................................... 5 b) Sincrnica de pulsos .................................................................................................................................... 6 c) Asincrnica de nivel .................................................................................................................................... 6 d) Asincrnica de pulsos. ................................................................................................................................. 6
9.3. MODELO SECUENCIAL ........................................................................................................................6 9.4. REPRESENTACIN DE MQUINAS SECUENCIALES ...............................................................................9 9.4.1. Modelo de Mealy ........................................................................................................................9
i) Diagrama de estados ..................................................................................................................................... 9 ii) Tabla de transicin de estados ................................................................................................................... 10
9.4.2. Modelo de Moore .....................................................................................................................10

i) Diagrama de estados ............................................................................................................................. 11 ii) Tabla de transiciones ................................................................................................................................. 11
Ejemplo 9.1 ........................................................................................................................................12 Ejemplo 9.2. .......................................................................................................................................13 Ejemplo 9.3. .......................................................................................................................................14

Algunas observaciones sobre las representaciones: ....................................................................................... 15
Ejemplo 9.4. .......................................................................................................................................16 Ejemplo 9.5. Modelado de diagrama de estados. Lavadora. .............................................................17 9.4.3. Transformacin de Mealy a Moore. ........................................................................................19
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Ejemplo 9.6.Transformacin para el reconocedor de dos unos seguidos. ...................................................... 21 Ejemplo 9.7. ................................................................................................................................................... 22
9.5. TIPOS DE MQUINAS SECUENCIALES ................................................................................................ 23 9.6 SNTESIS DE DIAGRAMAS DE ESTADO. MODELADO ......................................................................... 23 9.6.1 Reconocedor de secuencias de largo fijo. Verificador BCD ................................................... 24 9.6.2. Reconocedor continuo. ............................................................................................................ 25 9.6.3. Reconocedor continuo con reintento en caso de falla ............................................................. 26 9.6.4. Reconocedor continuo de cdigos BCD vlidos. .................................................................... 27 9.6.5. Del diagrama a la especificacin. ........................................................................................... 28 9.6.6. Determinar conducta de la mquina secuencial ..................................................................... 29 PROBLEMAS RESUELTOS. ........................................................................................................................ 30 Problema 9.1. Cerebro de Hormiga. (Ant Brain. Propuesto en el MIT). ......................................... 30 Problema 9.2. Contador sincrnico con control de modo M. ........................................................... 33 Problema 9.3. Reconocedor de un patrn finito. .............................................................................. 33 Problema 9.4. Disear el control de una mquina de lavar ropa. Uso de temporizadores. ............. 35 Problema 9.5. Detector secuencia 0101. ........................................................................................... 37 Problema 9.6. Mquina con dos salidas. .......................................................................................... 37 Problema 9.7. Mquina con dos entradas. ........................................................................................ 39 Problema 9.8. Mquina de estados finitos. Tres salidas. .................................................................. 40 Problema 9.9. .................................................................................................................................... 43 Problema 9.10. Sensores ................................................................................................................... 45 Problema 9.11. Formas de ondas...................................................................................................... 46 REFERENCIAS. ........................................................................................................................................ 50 NDICE GENERAL. ................................................................................................................................... 50 NDICE DE FIGURAS................................................................................................................................. 52
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ndice de figuras
Figura 9.1 Mquina abstracta. ....................................................................................................... 1 Figura 9.2 Modelo de Moore. ........................................................................................................ 3 Figura 9.3 Modelo de Moore sincrnico. ...................................................................................... 4 Figura 9.4 Circuito digital C(G, W). .............................................................................................. 4 Figura 9.5. Secuencia sincrnica de niveles. ................................................................................. 5 Figura 9.6. Secuencia sincrnica de pulsos. .................................................................................. 6 Figura 9.7. Secuencia asincrnica de niveles. ............................................................................... 6 Figura 9.8. Secuencia asincrnica de pulsos. ................................................................................ 6 Figura 9.8. a. Modelo de memoria................................................................................................. 7 Figura 9.9. Modelo de Mealy. ....................................................................................................... 9 Figura 9.10. Diagrama de estados de Mealy. ................................................................................ 9 Figura 9.11. Tabla de transicin de estados de Mealy. FPE. ....................................................... 10 Figura 9.12. Matriz de transiciones y matriz de salida. ............................................................... 10 Figura 9.13. Modelo de Moore .................................................................................................... 11 Figura 9.14. Diagrama de estados de Moore. .............................................................................. 11 Figura 9.15. Tabla de transiciones modelo de Moore. ................................................................ 11 Figura 9.16. Matriz de transiciones ejemplo 9.1. ........................................................................ 12 Figura 9.17. Secuencia de salida y de estados. ............................................................................ 12 Figura 9.18. Esquema generador de secuencias. ......................................................................... 12 Figura 9.19. Diagrama de Estados ejemplo 9.1. .......................................................................... 13 Figura 9.20. Diagrama de estados de Ejemplo 9.2. ..................................................................... 13 Figura 9.21. Secuencia de salida Ejemplo 9.2. ............................................................................ 13 Figura 9.22. Tabla de transiciones Ejemplo 9.2 .......................................................................... 14 Figura 9.23. Diagrama de Moore Ejemplo 9.3. ........................................................................... 14 Figura 9.23a. Secuencia de salida modelo de Moore Ejemplo 9.3. ............................................. 14 Figura 9.24 Diagrama de Mealy Ejemplo 9.3. ............................................................................ 15 Figura 9.24a. Secuencia de salida modelo de Mealy Ejemplo 9.3. ............................................. 15 Figura 9.24b. Salidas registradas en modelo de Mealy. .............................................................. 16 Figura 9.24c. Modelo de Moore. Salida registrada. .................................................................... 16 Figura 9.25. Diagramas de Mealy y Moore ejemplo 9.4. ............................................................ 17 Figura 9.26. Lavadora.................................................................................................................. 17 Figura 9.27. Diagrama de estados de la Lavadora. ...................................................................... 18 Figura 9.28. Diagrama de estados ampliado de la Lavadora. ...................................................... 19 Figura 9.29. Separacin de estados. ............................................................................................ 19 Figura 9.30. Conversin a Moore. ............................................................................................... 20 Figura 9.31. Estado inicial con salida cero. ................................................................................. 20 Figura 9.32. Estado inicial con salida uno. .................................................................................. 20 Figura 9.33. Agregar estado inicial. ............................................................................................ 20 Figura 9.34. Separacin de estado S1. ......................................................................................... 21 Figura 9.35. No es necesario corregir S0..................................................................................... 21 Figura 9.36. Diagrama de Moore ejemplo 9.6. ............................................................................ 22 Figura 9.37. Representacin de Moore Ejemplo 9.7. .................................................................. 22 Figura 9.38. Representacin de Mealy Ejemplo 9.7. ................................................................... 23
53
Figura 9.39 Diagrama en bloque verificador BCD. .................................................................... 24 Figura 9.40 Diagrama de estados verificador BCD..................................................................... 24 Figura 9.41 Diagrama de estados reducido del verificador BCD. ............................................... 25 Figura 9.42 Reconocedor de secuencia 0101. ............................................................................. 25 Figura 9.43 Diagrama de estados completo del reconocedor continuo. ...................................... 26 Figura 9.44 Diagrama de estados inicial. .................................................................................... 27 Figura 9.45 Diagrama de estados completo. ............................................................................... 27 Figura 9.46 Estados siguientes al estado 001. ............................................................................. 27 Figura 9.47 Diagrama de estados completo, sin salida. .............................................................. 28 Figura 9.48 Tabla de verdad de la funcin de salida. .................................................................. 28 Figura 9.49 Diagrama de estados Ejemplo 9.6.5. ........................................................................ 29 Figura 9.50 Diagrama de estados ejemplo 9.6.6. ........................................................................ 29 Figura P9.1 Laberinto. ................................................................................................................. 30 Figura P9.2 Esquema de situaciones. Definicin de estados....................................................... 31 Figura P9.3 Diagrama de estados para el cerebro de la hormiga. ............................................... 32 Figura P9.4 Reduccin de estados equivalentes. ......................................................................... 32 Figura P9.5 Contador binario ascendente.................................................................................... 33 Figura P9.6 Contador Gray. ........................................................................................................ 33 Figura P9.7 Diagrama de estados inicial. .................................................................................... 34 Figura P9.8 Diagrama de estados final. ....................................................................................... 35 Figura P9.9 Especificaciones de variables. ................................................................................. 36 Figura P9.10 Diagrama de estados control lavadora. .................................................................. 36 Figura P9.11 Diagrama de estados detector secuencia 0101. ...................................................... 37 Figura P9.12 Secuencias de entrada, salida y de estados. ........................................................... 37 Figura P9.13 Matrices de transiciones y de salida. ..................................................................... 38 Figura P9.14 Diagrama de estados Problema 9.6. ....................................................................... 38 Figura P9.15 Diagrama de estados Problema 9.7. ....................................................................... 39 Figura P9.16 Matriz de transiciones Problema 9.7...................................................................... 40 Figura P9.17. Secuencias de estados Problema 9.7. .................................................................... 40 Figura P9.18. Diagrama de estados y tabla transiciones Problema 9.8. ...................................... 41 Figura P9.19. Asignacin de estados Problema 9.8. ................................................................... 41 Figura P9.20. Diagrama de estados Problema 9.8. ...................................................................... 42 Figura P9.21. Modelo de Mealy Problema 9.8. ........................................................................... 43 Figura P9.22. Matriz de transiciones Problema 9.9..................................................................... 44 Figura P9.23. Diagrama de estados Problema 9.9. ...................................................................... 44 Figura P9.24. Secuencias Problema 9.9. ..................................................................................... 45 Figura P9.25. Diagrama sensores Problema 9.10. ....................................................................... 45 Figura P9.26. Diagrama de estados Problema 9.10. .................................................................... 46 Figura P9.27. Formas de ondas Problema 9.11. .......................................................................... 47 Figura P9.28. Anlisis de formas de ondas Problema 9.11. ........................................................ 47 Figura P9.29. Diagrama de estados Problema 9.11. .................................................................... 48 Figura P9.30. Diagrama de estados de Mealy Problema 9.11. .................................................... 49 Figura P9.31. Diagrama de estados equivalente Problema 9.11. ................................................ 49
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Profesor Leopoldo Silva Bijit

Captulo 9. Sistemas secuenciales MEF(x, y, z, FPE, FS)

Figura 9.4 Circuito digital C(G, W).

Profesor Leopoldo Silva Bijit

Captulo 9. Sistemas secuenciales

xi (t ) = xi (t0 ), xi (t1 ), xi (t2 ), ..., xi (tk ),... xi (tn )...

t0 k t , los valores de la secuencia temporal se asocian a una secuencia de enteros.

xi (0), xi (1), xi (2), ..., xi ( k ),... xi ( n)...

Profesor Leopoldo Silva Bijit

6 b) Sincrnica de pulsos reloj

9.3. Modelo Secuencial

Profesor Leopoldo Silva Bijit

Captulo 9. Sistemas secuenciales

Figura 9.8. a. Modelo de memoria.

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FSi ( x1 ,.., xn , y1 ,.. ym ) FPE j ( x1 ,.., xn , y1 ,.. ym )

FPE j ( x1 (k ),...xn (k ), y1 (k ),... ym (k ))

Profesor Leopoldo Silva Bijit

Captulo 9. Sistemas secuenciales

9.4. Representacin de mquinas secuenciales

Profesor Leopoldo Silva Bijit

Y Y(x,y) Matriz Transiciones

z(x,y) Matriz de salida

Profesor Leopoldo Silva Bijit

Captulo 9. Sistemas secuenciales

Profesor Leopoldo Silva Bijit

Captulo 9. Sistemas secuenciales

Profesor Leopoldo Silva Bijit

14 Estado actual A B C Entrada x 0 1 A B A C B A Prximo Estado Estado Salida A 1 B 0 C 0

Profesor Leopoldo Silva Bijit

Profesor Leopoldo Silva Bijit

Profesor Leopoldo Silva Bijit

Captulo 9. Sistemas secuenciales

reset 0 S0/0 0 S1/0 1 1 S2/1 1/1 1 0 0/0 1/0 S1 0/0 S0 reset

18 Los eventos producen cambios de estado.

Captulo 9. Sistemas secuenciales

Profesor Leopoldo Silva Bijit

Si/0 reset Figura 9.33. Agregar estado inicial.

Profesor Leopoldo Silva Bijit

Figura 9.35. No es necesario corregir S0. Finalmente puede plantearse:

Profesor Leopoldo Silva Bijit

reset entrada estado prximo salida actual estado 1 A 0 0 0 A B 0 0 1 A C 0 0 0 B B 0 0 1 B D 0 0 0 C E 0 0 1 C C 0 0 0 D E 1 0 1 D C 1 0 0 E B 1 0 1 E D 1

Profesor Leopoldo Silva Bijit

Captulo 9. Sistemas secuenciales

0/0 B 0/0 reset A 1/0 C 1/0 0/1 1/1

reset entrada Estado prximo salida actual estado 1 A 0 0 A B 0 0 1 A C 0 0 0 B B 0 0 1 B C 1 0 0 C B 1 0 1 C C 0

Figura 9.38. Representacin de Mealy Ejemplo 9.7.

9.5. Tipos de mquinas secuenciales

9.6 Sntesis de Diagramas de Estado. Modelado

Profesor Leopoldo Silva Bijit

Profesor Leopoldo Silva Bijit

Captulo 9. Sistemas secuenciales

1/0 e 0/0 f 0/0 h /1 1/0 g /0

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Captulo 9. Sistemas secuenciales Figura 9.44 Diagrama de estados inicial.

Profesor Leopoldo Silva Bijit

Profesor Leopoldo Silva Bijit

Captulo 9. Sistemas secuenciales Asumir estado 1 como estado inicial.

Profesor Leopoldo Silva Bijit

Profesor Leopoldo Silva Bijit

Captulo 9. Sistemas secuenciales

B: Siguiendo la muralla y no tocndola: Avanzar, doblando levemente a la derecha. O se vuelve a A, o se pasa a C.

C: Se acaba la pared: Avanzar, doblando levemente a la derecha, hasta llegar a D: