VHDL PardoCarpio

VHDL Lenguaje para descripci
n y modelado de circuitos o
Ingenier Informatica
a
Fernando Pardo Carpio
c Fernando Pardo Carpio, 14 de octubre de 1997
Pr logo o
Los apuntes que se contienen en las pr ximas p ginas corresponden a parte primera de o a la asignatura de Tecnolog a Inform tica que se imparte en el segundo curso de la carrera
a de Ingenier a Inform tica de la Universidad de Valencia. Se trata de una asignatura
a optativa y cuatrimestral con un total de 4.5 cr ditos te ricos y 1.5 pr cticos. e o a El objetivo de la asignatura es familiarizar al alumno con el ujo de dise~o de n circuitos electr nicos, desde su especi caci n hasta su realizaci n. Este ujo comienza o o o con la explicaci n de las principales herramientas y metodolog as para la descripci n o
o del dise~o. Se pasa por explicar algunos conceptos de simulaci n tanto digital como n o el ctrica, y se termina por presentar dos formas en que pueden acabar los dise~os e n electr nicos: circuitos integrados y circuitos impresos. Para cubrir estos objetivos el o curso se ha dividido en cuatro materias si bien las dos ultimas vienen unidas en una unica parte que es la de realizaci n. Estas cuatro materias son: o Lenguajes de descripci n hardware En esta materia, que corresponde a la parte o de descripci n de circuitos, se analizan las diferentes formas de de nir y describir o circuitos. El tema principal de esta materia es el lenguaje VHDL. Simulaci n Esta materia cubre los conceptos b sicos de simulaci n y comprobaci n o a o o de circuitos tanto digitales como anal gicos. o Microelectr nica Ya en la parte de realizaci n la primera materia es la de microo o electr nica donde se explican los procesos de fabricaci n de circuitos integrados o o prestando especial atenci n al proceso CMOS. o Circuitos Impresos Por ultimo se explica el proceso de fabricaci n de circuitos im o presos o PCBs Printed Circuit Boards revisando las diferentes posibilidades tecnol gicas tanto de encapsulados como de tolerancia al ruido, etc. o Los objetivos del curso, es decir, recorrer todo el ujo de dise~o desde la de nici n n o del problema hasta su realizaci n pr ctica, son extremadamente extensos por lo que o a en el curso se da prioridad a unos temas dejando otros para ser explicados en otras asignaturas dentro del programa general de la carrera de Ingenier a Inform tica, y m s
a a particularmente de la l nea de optatividad del rea de arquitectura y tecnolog a de los
a
computadores. Considerando los contenidos de otras asignaturas dentro de la carrera, y tambi n las e actuales tendencias y demandas de la industria y el dise~o hardware, se ha optado por n hacer hincapi en los lenguajes de descripci n hardware. Es por estas razones que una e o gran parte del curso est dedicada al lenguaje VHDL como lenguaje de especi caci n de a o circuitos tanto para s ntesis como para la realizaci n de modelos de simulaci n, siendo
o o esta parte la que se recoge en estos apuntes. Fernando Pardo, en Valencia, Octubre de 1997
ii
Pr logo o
Ingenier a Inform tica

a
Universidad de Valencia
ndice General I
1 Metodolog a de dise~o
n
1.1 Concepto de herramientas CAD-EDA 1.2 Dise~o Bottom-Up . . . . . . . . . . n 1.3 Dise~o Top-Down . . . . . . . . . . . n 1.3.1 Ventajas del dise~o Top-Down n 1.4 Ingenier a concurrente . . . . . . . .
2.1 2.2 2.3 2.4 2.5 Captura de esquemas . . . . . . . . . Generaci n de s mbolos . . . . . . . . o
Dise~o modular . . . . . . . . . . . . n Dise~o jer rquico . . . . . . . . . . . n a El netlist . . . . . . . . . . . . . . . . 2.5.1 El formato EDIF . . . . . . . 2.5.2 Otros formatos de Netlist . . 2.5.3 Ejemplo de diferentes Netlist . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1 3 4 5 6
2 Descripci n del dise~o o n
10 11 12 12 13 13 14 15
3 Introducci n al lenguaje VHDL o
3.1 El lenguaje VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.1.1 VHDL describe estructura y comportamiento . . . . . . . . . . 3.2 Ejemplo b sico de descripci n VHDL . . . . . . . . . . . . . . . . . . . a o 4.1 Operadores y expresiones . . . . . . . . . . . . 4.2 Tipos de datos . . . . . . . . . . . . . . . . . 4.2.1 Tipos escalares . . . . . . . . . . . . . 4.2.2 Tipos compuestos . . . . . . . . . . . . 4.2.3 Subtipos de datos . . . . . . . . . . . . 4.3 Atributos . . . . . . . . . . . . . . . . . . . . 4.4 Declaraci n de constantes, variables y se~ales o n 4.5 Declaraci n de entidad y arquitectura . . . . . o . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
22 23 23 27 29 29 30 31 32 32 34 39 40 41 47 49 57 58
4 Elementos sint cticos del VHDL a
27
5 Ejecuci n concurrente o
5.1 Ejecuci n concurrente y ejecuci n serie . . . . . . . . . . . . . . . . . . o o 5.2 Descripci n comportamental RTL . . . . . . . . . . . . . . . . . . . . . o 5.3 Estructuras de la ejecuci n concurrente RTL . . . . . . . . . . . . . . . o 6.1 Diferencias entre variable y se~al . . . . . . . . . . . . . . . . . . . . . n 6.2 Estructuras de la ejecuci n serie . . . . . . . . . . . . . . . . . . . . . . o 7.1 Subprogramas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.1.1 Declaraci n de procedimientos y funciones . . . . . . . . . . . . o iii
39
6 Descripci n serie comportamental abstracta o
45
7 Poniendo orden: subprogramas, paquetes y librer as
57
iv 7.1.2 Llamadas a subprogramas . . . . . . 7.1.3 Sobrecarga de operadores . . . . . . 7.2 Librer as, paquetes y unidades . . . . . . . .
7.2.1 Paquetes: PACKAGE y PACKAGE BODY . 7.2.2 Con guraci n: CONFIGURATION . . . o . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ndice General I . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59 60 61 64 65
8 VHDL para simulaci n o
8.1 Los retrasos y la simulaci n . . . . . . . . o 8.1.1 Retrasos inerciales y transportados 8.2 Descripci n de un banco de pruebas . . . . o 8.3 Noti caci n de sucesos . . . . . . . . . . . o 8.3.1 Procesos pasivos . . . . . . . . . .
. . . . .
67
67 70 71 72 73 76 77 78 79 81 84
9 VHDL para s ntesis
9.1 Restricciones en la descripci n . . . . . . . . o 9.2 Construcciones b sicas . . . . . . . . . . . . a 9.2.1 Descripci n de l gica combinacional . o o 9.2.2 Descripci n de l gica secuencial . . . o o
75
10 Conceptos avanzados en VHDL 11 Utilizaci n del lenguaje VHDL o
10.1 Buses y resoluci n de se~ales . . . . . . . . . . . . . . . . . . . . . . . . o n 10.2 Descripci n de m quinas de estados . . . . . . . . . . . . . . . . . . . . o a 11.1 Errores m s comunes usando VHDL . a 11.2 Ejemplos para simulaci n y s ntesis . o
11.2.1 El bot n . . . . . . . . . . . . o 11.2.2 Los sem foros . . . . . . . . . a 11.2.3 El ascensor . . . . . . . . . . 11.2.4 La memoria ROM . . . . . . . 11.2.5 El microprocesador . . . . . . 11.2.6 La lavadora . . . . . . . . . . 11.2.7 El concurso . . . . . . . . . . 11.2.8 El pin-ball . . . . . . . . . . . 11.3 Ejercicios propuestos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
81
89 91 91 93 95 97 98 100 106 109 111
89
Bibliograf a
ndice de Materias I
115 117

a
ndice de Figuras I
1.1 1.2 1.3 2.1 3.1 7.1 8.1 8.2 11.1 11.2 11.3
Flujo de dise~o para sistemas electr nicos y digitales n o Metodolog a de dise~o Bottom-Up . . . . . . . . . . .
n Metodolog a de dise~o Top-Down . . . . . . . . . . .
n Ejemplo de esquema para su descripci n Netlist . . . o Esquema del ejemplo b sico en VHDL . . . . . . . . . a Las librer as y las unidades que la componen . . . . .
Flujo de simulaci n por eventos en VHDL . . . . . . o Retrasos inerciales y transportados . . . . . . . . . . Figura del ejercicio de la lavadora . . . . . . . . . . . Figura del ejercicio del microondas . . . . . . . . . . Figura del ejercicio de la m quina de caf . . . . . . a e
. . . . . . . . . . .
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. . . . . . . . . . .
. . . . . . . . . . .
. . . . . . . . . . .
. 2 . 4 . 5 . 15 . 24 . 62 . 69 . 70 . 101 . 112 . 113
vi
ndice de Figuras I

a
Cap tulo 1
Metodolog a de dise~o
n
1.1 Concepto de herramientas CAD-EDA
En su sentido m s moderno, CAD dise~o asistido por ordenador, del ingl s Computer a n e Aided Design signi ca proceso de dise~o que emplea so sticadas t cnicas gr cas de n e a ordenador, apoyadas en paquetes de software para ayuda en los problemas anal ticos,
de desarrollo, de coste y ergon micos asociados con el trabajo de dise~o. o n En principio, el CAD es un t rmino asociado al dibujo como parte principal del e proceso de dise~o, sin embargo, dado que el dise~o incluye otras fases, el t rmino CAD n n e se emplea tanto como para el dibujo, o dise~o gr co, como para el resto de herramientas n a que ayudan al dise~o como la comprobaci n de funcionamiento, an lisis de costes, etc. n o a El impacto de las herramientas de CAD sobre el proceso de dise~o de circuitos n electr nicos y sistemas procesadores es fundamental. No s lo por la adici n de interfaces o o o gr cas para facilitar la descripci n de esquemas, sino por la inclusi n de herramientas, a o o como los simuladores, que facilitan el proceso de dise~o y la conclusi n con xito de los n o e proyectos. EDA Electronic Design Automation es el nombre que se le da a todas las herramientas tanto hardware como software para la ayuda al dise~o de sistemas elecn tr nicos. Dentro del EDA, las herramientas de CAD juegan un importante papel, sin o embargo, no s lo el software es importante, workstations cada d a m s veloces, elemeno
a tos de entrada de dise~o cada vez m s so sticados, etc. son tambi n elementos que n a e ayudan a facilitar el dise~o de circuitos electr nicos. n o El dise~o hardware tiene un problema fundamental, que no existe, por ejemplo, en n la producci n del software. Este problema es el alto coste del ciclo dise~o-prototipaci no n o testeo-vuelta a empezar, ya que el coste del prototipo suele ser, en general, bastante elevado. Se impone la necesidad de reducir este ciclo de dise~o para no incluir la fase n de prototipaci n m s que al nal del proceso, evitando as la repetici n de varios proo a
o totipos que es lo que encarece el ciclo. Para ello se introduce la fase de simulaci n y o comprobaci n de circuitos utilizando herramientas de CAD, de forma que no es neceo sario realizar f sicamente un prototipo para comprobar el funcionamiento del circuito,
economizando as el ciclo de dise~o. Este ciclo de dise~o hardware se muestra en detalle
n n en la gura 1.1. 1
2
no descripcion modelado testeo simulacion si
n
sintesis
mapeado tecnologico
idea
correcto?
extraccion de propiedades
no simulacion correcto? si fabricacion testeo depurado
no funciona? si producto acabado
Figura 1.1: Flujo de dise~o para sistemas electr nicos y digitales n o En el ciclo de dise~o hardware las herramientas de CAD est n presentes en todos n a los pasos. En primer lugar en la fase de descripci n de la idea, que ser un esquema o a el ctrico, un diagrama de bloques, etc. En segundo lugar en la fase de simulaci n y come o probaci n de circuitos, donde diferentes herramientas permiten realizar simulaciones de o eventos, funcional, digital o el ctrica de un circuito atendiendo al nivel de simulaci n e o requerido. Por ultimo existen las herramientas de CAD orientadas a la fabricaci n. o En el caso de dise~o hardware estas herramientas sirven para la realizaci n de PCBs n o Printed Circuit Boards o placas de circuito impreso, y tambi n para la realizaci n e o de ASICs Application Speci c Integrated Circuits herramientas stas que nos permie ten la realizaci n de microchips as como la realizaci n y programaci n de dispositivos o
o o programables. Herramientas CAD para el dise~o hardware: n Lenguajes de descripci n de circuitos. Son lenguajes mediante los cuales es poo sible describir un circuito el ctrico o digital. La descripci n puede ser de bloe o ques, donde se muestra la arquitectura del dise~o, o de comportamiento, donde n se describe el comportamiento del circuito en vez de los elementos de los que est compuesto. a Captura de esquemas. Es la forma cl sica de describir un dise~o electr nico y la m s a n o a extendida ya que era la unica usada antes de la aparici n de las herramientas de o CAD. La descripci n est basada en un diagrama donde se muestran los diferentes o a componentes de un circuito. Grafos y diagramas de ujo. Es posible describir un circuito o sistema mediante diagramas de ujo, redes de Petri, m quinas de estados, etc. En este caso ser a una a
descripci n gr ca pero, al contrario que la captura de esquemas, la descripci n o a o ser a comportamental en vez de una descripci n de componentes.
o Simulaci n de sistemas. Estas herramientas se usan sobre todo para la simulaci n o o de sistemas. Los componentes de la simulaci n son elementos de alto nivel como o discos duros, buses de comunicaciones, etc. Se aplica la teor a de colas para la
simulaci n. o Simulaci n funcional. Bajando al nivel de circuitos digitales se puede realizar una o simulaci n funcional. Este tipo de simulaci n comprueba el funcionamiento de o o circuitos digitales de forma funcional, es decir, a partir del comportamiento l gico o de sus elementos sin tener en cuenta problemas el ctricos como retrasos, etc. se e Ingenier a Inform tica
a Universidad de Valencia
1.2 Dise~o Bottom-Up n
genera el comportamiento del circuito frente a unos est mulos dados.

Simulaci n digital. Esta simulaci n, tambi n exclusiva de los circuitos digitales, es o o e como la anterior con la diferencia de que se tienen en cuenta retrasos en la propagaci n de las se~ales digitales. Es una simulaci n muy cercana al comportamiento o n o real del circuito y pr cticamente garantiza el funcionamiento correcto del circuito a a realizar. Simulaci n el ctrica. Es la simulaci n de m s bajo nivel donde las respuestas se elao e o a boran a nivel del transistor. Sirven tanto para circuitos anal gicos como digitales o y su respuesta es pr cticamente id ntica a la realidad. a e Realizaci n de PCBs. Con estas herramientas es posible realizar el trazado de pistas o para la posterior fabricaci n de una placa de circuito impreso. o Realizaci n de circuitos integrados. Son herramientas de CAD que sirven para la o realizaci n de circuitos integrados. Las capacidades gr cas de estas herramientas o a permiten la realizaci n de las diferentes m scaras que intervienen en la realizaci n o a o de circuitos integrados. Realizaci n de dispositivos programables. Con estas herramientas se facilita la o programaci n de este tipo de dispositivos, desde las simples PALs Programmable o And Logic hasta las m s complejas FPGAs Field Programmable Gate Arrays, a pasando por las PLDs Programmable Logic Devices
1.2 Dise~o Bottom-Up n

El t rmino Dise~o Bottom-Up dise~o de abajo hacia arriba se aplica al m todo de e n n e dise~o mediante el cual se realiza la descripci n del circuito o sistema que se pretende n o realizar, empezando por describir los componentes m s peque~os del sistemas para, m s a n a tarde, agruparlos en diferentes m dulos, y estos a su vez en otros m dulos hasta llegar o o a uno solo que representa el sistema completo que se pretende realizar. En la gura 1.2 se muestra esta metodolog a de dise~o.
n Esta metodolog a de dise~o no implica una estructuraci n jer rquica de los elementos
n o a del sistema. Esta estructuraci n, al contrario de lo que ocurre en el dise~o top-down o n que se ver despu s, se realiza una vez realizada la descripci n del circuito, y por tanto a e o no resulta necesaria. En un dise~o bottom-up se empieza por crear una descripci n, con esquemas por n o ejemplo, de los componentes del circuito. Estos componentes pertenecen normalmente a una librer a que contiene chips, resistencias, condensadores, y otros elementos que re
presentan unidades funcionales con signi cado propio dentro del dise~o. Estas unidades n se las puede conocer por el nombre de primitivas puesto que no es necesario disponer de elementos de m s bajo nivel para describir el circuito que se pretende realizar. a En general, esta forma de dise~ar no es muy buena, ya que es un ujo de dise~o n n bastante ine ciente. Para dise~os muy grandes, como los actuales, no se puede esperar n unir miles de componentes a bajo nivel y pretender que el dise~o funcione adecuadan mente. El hecho de unir un n mero elevado de componentes entre si sin una estructura u m s elevada que permita separarlos en bloques hace que sea complejo el an lisis del a a circuito, lo que provoca di cultades a la hora de detectar fallos en el circuito, anomal as
de funcionamiento, etc. Con esto, la probabilidad de cometer errores de dise~o se hace n m s elevada. Para poder encontrar errores de dise~o, o saber si el circuito realizar la a n a Ingenier a Inform tica
n
sistema
Figura 1.2: Metodolog a de dise~o Bottom-Up

n funci n para la que ha sido dise~ado, es necesario perder mucho m s tiempo en lo o n a que es la de nici n, dise~o y an lisis en alto nivel para ver entonces si funciona como o n a deseamos.
1.3 Dise~o Top-Down n

El dise~o Top-Down es, en su m s pura forma, el proceso de capturar una idea en n a un alto nivel de abstracci n, e implementar esa idea primero en un muy alto nivel, y o despu s ir hacia abajo incrementando el nivel de detalle, seg n sea necesario. Esta e u forma de dise~ar se muestra gr camente en la gura 1.3 donde el sistema inicial se ha n a dividido en diferentes m dulos, cada uno de los cuales se encuentra a su vez subdividido o hasta llegar a los elementos primarios de la descripci n. o Los a~os 80 trajeron una revoluci n en las herramientas para el dise~o por ordenan o n dor. Aunque esto no modi c la forma de dise~ar s que mejor la facilidad de hacerlo. o n
o As , mediante el software disponible por ordenador, se pod an dise~ar circuitos m s

n a complejos en, comparativamente, cortos periodos de tiempo aunque se siguiera utilizando el dise~o bottom-up. n Pero hoy en d a, nos encontramos en un marco en que es necesario hacer dise~os
n m s y m s complicados en menos tiempo. As , se puede descubrir que el ujo de dise~o a a
n bottom-up es bastante ine ciente. El problema b sico del dise~o bottom-up es que no a n permite acometer con xito dise~os que contengan muchos elementos puesto que es f cil e n a conectarlos de forma err nea. No se puede esperar unir miles de componentes de bajo o nivel, o primitivas, y con ar en que el dise~o funcione adecuadamente. n Para esto existe la metodolog a Top-down que sigue un poco el lema de divide
1.3 Dise~o Top-Down n

nivel alto (Top)
nivel bajo (Down)
Figura 1.3: Metodolog a de dise~o Top-Down

n y vencer s", de manera que un problema, en principio muy complejo, es dividido en a varios subproblemas que a su vez pueden ser divididos en otros problemas mucho m s a sencillos de tratar. En el caso de un circuito esto se traducir a en la divisi n del sistema
o completo en m dulos, cada uno de los cuales con una funcionalidad determinada. A su o vez, estos m dulos, dependiendo siempre de la complejidad del circuito inicial o de los o m dulos, se pueden dividir en otros m dulos hasta llegar a los componentes b sicos del o o a circuito o primitivas.
1.3.1 Ventajas del dise~o Top-Down n
Incrementa la productividad del dise~o. Este ujo de dise~o permite especi car n n
funcionalmente en un nivel alto de abstracci n sin tener que considerar la impleo mentaci n del mismo a nivel de puertas l gicas. Por ejemplo se puede especi car o o un dise~o en VHDL y el software utilizado generar a el nivel de puertas directan
mente. Esto minimiza la cantidad de tiempo utilizado en un dise~o. n Incrementa la reutilizaci n del dise~o. En el proceso de dise~o se utilizan teco n n nolog as gen ricas. Esto es, que no se ja la tecnolog a a utilizar hasta pasos
e
posteriores en el proceso. Esto permite reutilizar los datos del dise~o unicamente n cambiando la tecnolog a de implementaci n. As es posible crear un nuevo dise~o
o
n de uno ya existente. R pida detecci n de errores. Como se dedica m s tiempo a la de nici n y al dia o a o se~o, se encuentran muchos errores pronto en el proceso de descripci n del circuito. n o Universidad de Valencia

a
1.4 Ingenier a concurrente
n
En los a~os ochenta, los suministradores de productos EDA se preocuparon sobre todo n de realizar herramientas m s veloces y workstations m s r pidas especialmente pensana a a do en un entorno de dise~o donde un producto es dise~ado en serie. La competencia n n entre las diversas compa~ as se basaba en lo r pido que cada paso de la cadena de n
a dise~o pod a realizarse. n
En los noventa, la competencia se encuentra, no en lo r pido en que se puedan a completar los diferentes pasos de un dise~o, sino en que se pueda realizar ingenier a n
concurrente. La ingenier a concurrente permite que se puedan utilizar datos de un paso
en el proceso de dise~o antes de que el paso previo haya sido completado. Esto implica n la existencia de monitores dentro del sistema de dise~o para comunicar adecuadamente n la actividad de dise~o hacia todos los pasos del proceso. n La forma m s sencilla de obtener un sistema concurrente es que todos los pasos a del proceso de dise~o compartan la misma base de datos. De esta manera, diferentes n herramientas correspondientes a diferentes pasos en el proceso de dise~o, comparten los n mismos datos. Un cambio realizado con una herramienta tiene efectos inmediatos sobre la ejecuci n de otra herramienta. o En general hay dos tipos diferentes de ingenier a concurrente:
Ingenier a concurrente personal. Viene referida a la posibilidad de realizar cambios
en el dise~o esquema sin tener que abandonar el an lisis o simulaci n, o las n a o herramientas de dise~o de circuitos impresos, por ejemplo. n Ingenier a concurrente de grupo. Este tipo permite, a los diferentes equipos de
expertos que trabajan en un dise~o, el solapar la creaci n, an lisis, y trazado de n o a un dise~o. Por ejemplo, un equipo puede estar simulando un circuito que otro n equipo acaba de modi car, etc. En general, el elemento m s importante de un sistema EDA que permita dise~o a n concurrente, es la base de datos. En esta base de datos, cada elemento es com n a u todas las herramientas que componen el sistema. Las diferencias entre una herramienta y otra vendr n de lo que la herramienta ve del elemento. As , cada elemento de la base a
de datos estar compuesto por distintas vistas cada una asociada generalmente a una a herramienta del sistema. En una herramienta de CAD, donde se incluyan diferentes fases del proceso de dise~o como captura de esquemas, simulaci n, etc, existe siempre la operaci n por n o o la cual las herramientas posteriores del ujo de dise~o como simulaci n o dise~o de n o n PCBs conocen los resultados de los pasos previos como la captura de esquemas. A esta operaci n se le conoce con el nombre de preanotaci n o forwardannotation y o o consiste en que las herramientas anteriores dentro del ujo de dise~o, informan a las n herramientas posteriores de los cambios realizados en el dise~o. n En el caso de herramientas con capacidad para ingenier a concurrente se debe per
mitir una operaci n adicional. Esta operaci n, muy importante dentro de la ingenier a o o
concurrente, es la retroanotaci n o backannotation. Uno de los objetivos de la ingeo nier a concurrente es la posibilidad de trabajar en fases del proceso de dise~o sin haber
n completado previamente las fases anteriores. Para conseguir esto, no es unicamente ne cesario disponer de una base de datos unica, sino tambi n, disponer de los mecanismos e necesarios para que, herramientas asociadas a fases anteriores del proceso de dise~o, n puedan saber de los cambios realizados por herramientas posteriores e incorporarlos Ingenier a Inform tica
1.4 Ingenier a concurrente
a su visi n especial del dise~o. Para esto existe el mecanismo de backannotation que o n simplemente sirve para que herramientas pertenecientes a fases nales del proceso de dise~o puedan anotar cambios a las fases iniciales del dise~o. n n Por ejemplo, en un esquema podemos especi car el encapsulado de un chip, pero puede que en la fase inicial del dise~o no se sepa todav a. Es posible que en el proceso n
de dise~o de las pistas de un circuito impreso, que ser a una fase posterior, ya se n
conozca dicho encapsulado. En este caso, la herramienta que realiza el dise~o del n circuito impreso puede backanotar la informaci n del encapsulado a la herramienta de o captura de esquemas.

a
n

a
Cap tulo 2
Descripci n del dise~o o n
La primera tarea a realizar dentro del ujo de dise~o electr nico, despu s de concebir n o e la idea, es realizar una descripci n de lo que se pretende hacer. Los ordenadores ofrecen o hoy d a herramientas especiales para la creaci n y veri caci n de dise~os. Con dichas
o o n herramientas es posible describir tanto un sencillo circuito, que represente una simple puerta l gica, como un complejo dise~o electr nico. o n o En un principio, las herramientas de CAD se limitaban a servir de meros instrumentos de dibujo para poder realizar el dise~o; el dise~ador de circuitos realizaba la n n descripci n a bajo nivel sobre un papel, utilizando s mbolos y componentes b sicos, o
a que luego trasladaba al computador para obtener una representaci n m s ordenada. o a Con la incorporaci n de herramientas de fabricaci n de PCBs, o circuitos integrados, o o o simuladores, etc. la descripci n del circuito empezaba a jugar un papel m s importante o a ya que serv a como entrada de informaci n a las herramientas posteriores en el ujo de
o dise~o. Esto, unido a la metodolog a Top-down de dise~o de circuitos, llev a la apan
n o rici n de herramientas de descripci n que permitieran al dise~ador de nir el problema o o n de una forma abstracta de manera que fuera el ordenador quien se ocupara de realizar la concretizaci n de la idea. o Teniendo en cuenta esta evoluci n, las herramientas de CAD actuales permiten las o siguientes posibilidades de abordar la descripci n de una idea o dise~o electr nico: o n o Descripci n estructural. Consiste en enumerar los componentes de un circuito y sus o interconexiones. Dependiendo de la herramienta que se utilice hay dos formas de hacerlo: Esquemas. Es la forma tradicional en que los circuitos han sido dise~ados desde n que la electr nica existe. Consiste en la descripci n gr ca de los compoo o a nentes de un circuito. Lenguaje. Se realiza una enumeraci n de los componentes de un circuito as coo
mo su conexionado. Descripci n comportamental. Es posible describir un circuito electr nico generalo o mente digital simplemente describiendo c mo se comporta. Para este tipos de o descripci n tambi n se utiliza un lenguaje de descripci n hardware espec co. o e o
10
2.1 Captura de esquemas
Con captura de esquemas se entiende el proceso de descripci n, mediante un dibujo, de o un circuito el ctrico. El dibujo del esquema puede incluir m s que un simple diagrama e a de l neas. Puede incluir tambi n informaci n sobre tiempos, instancias, cables, conec
e o tores, notas, y muchas otras propiedades importantes y valores necesarios por el resto de aplicaciones para la interpretaci n del mismo. o Un esquema viene especi cado en la base de datos por dos partes fundamentales: las hojas y los s mbolos. En principio, un esquema puede estar formado por varias hojas
que es donde se dibujan los diversos componentes o s mbolos que forman el circuito. En
las hojas se especi can tambi n las interconexiones as como informaciones adicionales e
para el uso posterior del esquema en otras aplicaciones. Los s mbolos son cajas que se interconectan unas con otras en la hoja de dise~o.
n Un s mbolo es un objeto que contiene un conjunto de modelos usados para describir los
aspectos funcionales, gr cos, temporales, y tecnol gicos del dise~o electr nico. a o n o Hay dos tipos de s mbolos. El primer tipo est formado por los s mbolos que repre
a
sentan componentes b sicos, o primitivas. Estos componentes de nen un elemento que a se encuentra en el nivel m s bajo de la jerarqu a de dise~o. As , este tipo de componena
n
tes ser an las resistencias, condensadores, transistores, puertas l gicas, procesadores,
o chips de memoria, etc. Un segundo tipo de s mbolos son aquellos que especi can, no un elemento simple,
sino otro circuito completo, compuesto a su vez por s mbolos, etc. Es decir, este segundo
tipo de s mbolos son elementos que est n por encima de los s mbolos b sicos dentro
a
a de la jerarqu a. Normalmente este tipo de s mbolos suelen tener asociados una hoja

que es la que describe sus componentes, aunque, con la aparici n de las descripciones o mediante lenguaje, es posible encontrar que dentro del s mbolo en un esquema tenemos
una descripci n mediante lenguaje en vez de una hoja que ser a lo esperable. Las o
posibilidades de las herramientas de descripci n actuales son tales que permiten, sin o demasiados problemas, juntar en un mismo dise~o descripciones mediante gr cos y n a descripciones mediante lenguaje. El m todo cl sico para la interconexi n de los distintos s mbolos de una hoja son los e a o
hilos o nets. Un hilo en el esquema tiene una correspondiente inmediata con el circuito real, se trata de un cable f sico que conecta un pin de un chip con un pin de otro.
Sin embargo, dado que un esquema puede representar un nivel de abstracci n elevado o dentro de una jerarqu a, un cable puede representar una conexi n con un sentido m s
o a amplio, como por ejemplo una l nea telef nica, o un enlace de microondas a trav s de
o e sat lite. e Un cable en un esquema es un elemento que indica conexi n, y en principio, puede o ser tanto un hilo de cobre, como una pista en un circuito impreso, como un conjunto de hilos, como un cable de una interface serie, etc. Sin embargo, en los comienzos del dise~o n electr nico, donde los esquemas correspond an en la mayor a de los casos al nivel m s o

a bajo de una jerarqu a, los cables eran siempre hilos conductores, y para representar
un conjunto de hilos conductores se introdujo otro elemento adicional, el bus. Un bus es una conexi n que une dos componentes al igual que un cable, sin embargo se o caracteriza por representar, no un unico hilo, sino m ltiples. La introducci n de este u o elemento fue inmediata a partir del desarrollo de circuitos digitales, donde la conexi n o entre procesadores, memorias, etc. era f cilmente agrupable. a Ingenier a Inform tica
2.2 Generaci n de s mbolos o
11
Actualmente, dada la gran complejidad de los dise~os electr nicos, con miles de n o conexiones en una misma hoja, se hace necesario el uso de otras t cnicas de intercoe nexi n de componentes. Una posibilidad que ofrecen la mayor a de herramientas de o
CAD es la utilizaci n de etiquetas. Es posible poner etiquetas a los pines o a los cables, o de manera que dos pines o cables con la misma etiqueta o nombre est n f sicamente a
interconectados. Esto evita el tener que trazar m ltiples conexiones entre componentes u evitando as una aglomeraci n de hilos que har an ilegible cualquier esquema.
o
Otro elemento importante dentro de una hoja o esquema son los puertos. Los puertos son conexiones al exterior de la hoja, y realizan la labor de interface del circuito con el mundo exterior. En general, un esquema se puede ver como una caja negra donde los puertos son la unica informaci n visible. Esta caja negra, junto con sus puertos, o forma un componente que puede ser usado en otra hoja, que a su vez es un componente que puede formar parte de otra hoja y as sucesivamente. Los puertos pueden ser de
entrada, de salida, o de entrada salida, dependiendo de la direcci n del ujo de la o informaci n. o
2.2 Generaci n de s mbolos o
Como se ha comentado anteriormente, el concepto de s mbolo tiene un sentido amplio;

puede representar tanto un componente f sico, como un transistor o un chip, o puede
representar un elemento abstracto, como un sistema, etc. que a su vez se encuentra formado por distintos elementos o s mbolos.
Los s mbolos suelen estar formados por dos elementos fundamentales, el cuerpo y los
puertos. El cuerpo es simplemente un dibujo que en su forma m s gen rica puede ser a e una simple caja. Los puertos son los elementos que realmente de nen el componente ya que indican la comunicaci n con el exterior. Un componente puede no tener cuerpo o aunque en principio resulta dif cil trabajar con un elemento que no se ve mientras se
pueda interconexionar con otros elementos, no se necesita nada m s. a Los s mbolos m s simples, que corresponden a un elemento f sico, se encuentran
a
normalmente agrupados en librer as de s mbolos. Para ser usados unicamente se necesita

copiarlos de la librer a y meterlos en el dise~o. Hay otros elementos que no representan
n primitivas, sino que representan otros esquemas en un nivel m s bajo de la jerarqu a; a
en estos casos, los s mbolos no suelen estar agrupados en librer as sino que forman parte

de la base de datos que contiene el dise~o completo. n Las herramientas que soportan la metodolog a de dise~o bottom-up o top-down, de
n ben proveer alg n mecanismo para convertir las hojas en s mbolos, es decir, coger un u
esquema, con unas entradas y salidas, y generar una caja con las mismas entradas y salidas que pueda ser usado como un s mbolo m s en otras partes del dise~o. En princi
a n pio, es muy sencillo generar un s mbolo a partir de un esquema, siempre y cuando en el
esquema se especi quen adecuadamente los puertos de interconexi n. Estos s mbolos, o
generados a partir de esquemas, sirven para la realizaci n de dise~os jer rquicos ya que o n a pueden ser usados en otros esquemas y as sucesivamente.
Aunque un s mbolo s lo necesita los puertos y un cuerpo, hay otra serie de elemen
o tos que resultan de mucha utilidad. Un elemento muy importante es el nombre, ya es una forma de identi car el s mbolo y resulta de utilidad para leer un esquema. Depen
diendo de la utilizaci n del s mbolo puede ser interesante la adici n de otros elementos o
o o propiedades, as , para s mbolos que representen chips, es muy interesante a~adirles

n Ingenier a Inform tica
12
informaci n sobre el encapsulado del chip, una referencia para identi car individualo mente a cada componente dentro del circuito, etc. Para otros componentes, dedicados a simulaci n por ejemplo, puede ser interesante a~adirles propiedades sobre el retraso o n de la se~al, etc. n Un mismo s mbolo puede representar varias cosas dentro de un dise~o. Lo que un
n s mbolo representa depende de la herramienta particular que se est utilizando. Su
e pongamos el caso muy simple de un contador. El s mbolo del contador ser una caja
a cuadrada, con una serie de entradas y salidas, pero qu representa realmente? Si por e ejemplo se est realizando un circuito impreso, este s mbolo del contador representa a
el encapsulado con sus diferentes patillas, y las partes de cobre asociadas. Si por el contrario, queremos realizar una simulaci n para ver el comportamiento del contador, o en realidad el s mbolo estar haciendo referencia a una descripci n del comportamiento
a o del circuito. Y aun pueden haber m s representaciones, el mismo s mbolo del contador a
puede representar a su vez una descripci n estructural realizada con un lenguaje de o descripci n hardware como VHDL o incluso otro esquema formado por s mbolos m s o
a simples como puertas l gicas o incluso transistores. El mismo s mbolo representa muo
chas cosas que conviven de forma concurrente en la misma base de datos. Lo que se ve del s mbolo depender de la tarea que se realice en cada momento, as como de la
a
herramienta que se est utilizando. e
2.3 Dise~o modular n

El ujo de dise~o top-down, ofrece una ventaja adicional, y es que la informaci n n o se estructura de forma modular. El hecho de empezar la realizaci n de un dise~o a o n partir del concepto de sistema, hace que las subdivisiones se realicen de forma que los diferentes m dulos generados sean disjuntos entre s y no se solapen. De esta forma, o
el dise~o modular ser a la realizaci n de dise~os realizando divisiones funcionalmente n
o n complementarias de los diversos componentes del sistema, permitiendo de esta manera una subdivisi n clara y no solapada de las diferentes tareas dentro del dise~o. o n El dise~o bottom-up, no ofrece tanta facilidad para la divisi n del dise~o en partes n o n funcionalmente independientes. Al partir de los elementos b sicos de los que se compone a el sistema, no resulta tan sencillo agruparlos de forma coherente. Esta es otra de las desventajas del ujo de dise~o bottom-up, el resultado nal puede resultar bastante n confuso al no estar modularmente dividido.
2.4 Dise~o jer rquico n a

Un complejo dise~o electr nico puede necesitar cientos de miles de componentes l gicos n o o para describir correctamente su funcionamiento. Estos dise~os necesitan que sean orn ganizados de una forma que sea f cil su comprensi n. Una forma de organizar el dise~o a o n es la creaci n de un dise~o modular jer rquico tal y como se ha venido viendo cuando o n a se explicaba el ujo de dise~o top-down. n Una jerarqu a consiste en construir un nivel de descripci n funcional de dise~o de
o n bajo de otro de forma que cada nuevo nivel posee una descripci n m s detallada del o a sistema. La construcci n de dise~os jer rquicos es la consecuencia inmediata de aplicar o n a el ujo de dise~o top-down. n Ingenier a Inform tica
2.5 El netlist
13
En la creaci n de dise~os jer rquicos es muy util la realizaci n de bloques funcionales o n a o o m dulos. Un bloque funcional es un s mbolo que representa un grupo de elementos en o
alto nivel. Se puede pensar que un bloque funcional son particiones del dise~o original n con descripciones asociadas a las peque~as unidades. n
2.5 El netlist
El netlist es la primera forma de describir un circuito mediante un lenguaje, y consiste en dar una lista de componentes, sus interconexiones y las entradas y salidas. No es un lenguaje de alto nivel por lo que no describe como funciona el circuito sino que simplemente se limita a describir los componentes que posee y las conexiones entre ellos.
2.5.1 El formato EDIF

Dada la gran proliferaci n de lenguajes para la comunicaci n de descripciones del dise~o o o n entre herramientas, fue necesario crear un formato que fuera est ndar y que todas las a herramientas pudieran entender. As es como apareci el formato EDIF.
o El formato EDIF Electronic Design Interchange Format es un est ndar industrial a para facilitar el intercambio de datos de dise~o electr nico entre sistemas EDA Elecn o tronic Design Automation. Este formato de intercambio est dise~ado para tener en a n cuenta cualquier tipo de informaci n el ctrica, incluyendo dise~o de esquemas, trazado o e n de pistas f sicas y simb licas, conectividad, e informaci n de texto, como por ejemplo
o o las propiedades de los objetos de un dise~o. n El formato EDIF fue originalmente propuesto como est ndar por Mentor Graphics, a Motorola, National Semiconductor, Texas Instruments, Daisy Systems, Tektronix, y la Universidad de California en Berkeley, todos ellos embarcados cooperativamente en su desarrollo. Desde entonces, el EDIF ha sido aceptado por m s y m s compa~ as. Fue a a n
aprobado como est ndar por la Electronic Industries Association EIA en 1987, y por a el American National Standards Institute ANSI en 1988. La sintaxis de EDIF es bastante simple y comprensible, sin embargo, no se pretende que sea exactamente un lenguaje de descripci n de hardware con el cual los dise~adores o n puedan de nir sus circuitos, aunque hay algunos que lo utilizan directamente como lenguaje de descripci n. La losof a del formato EDIF es m s la de un lenguaje de o
a descripci n para el intercambio de informaci n entre herramientas de dise~o que un o o n formato para intercambio de informaci n entre dise~adores. En cualquier caso, siempre o n es posible describir circuitos utilizando este lenguaje. Un ejemplo de c mo ser a el chero EDIF que describir a un s mbolo, de nombre o

pruotro", con una entrada llamada in" y una salida llamada out", se puede ver a continuaci n: o
edif EDIFFILENAME edifVersion 2 0 0 edifLevel 0 keywordMap keywordLevel 0 status written timeStamp 1995 2 20 18 2 40 author "Mentor Graphics Corporation"

a
14
program "ENWRITE" version "v8.4_2.1"
library rename &_fasst_pardo_mentor " fasst pardo mentor" edifLevel 0 technology numberDefinition scale 1 e 1 -6 unit distance cell pruotro cellType generic view pruotro viewType netlist interface port in direction INPUT property pin string "in" property pintype string "in" port out direction OUTPUT property pin string "out" property pintype string "out" design pruotro cellRef pruotro libraryRef &_fasst_pardo_mentor
Una de las caracter sticas de este formato es la gran cantidad de informaci n que
o se puede recoger en un unico texto. En realidad, en el ejemplo anterior se mostraba el EDIF de un unico s mbolo con un pin de entrada y otro de salida. Todas las sen
tencias iniciales son para la de nici n de librer as, mientras que s lo las ultimas sirven o
o para describir el s mbolo. Esta descripci n empieza con la sentencia cell pruotro
o cellType generic donde se indica que se va a describir una c lula llamada intere namente pruotro. A continuaci n vendr a la secci n de interface donde se indican las o
o entradas y salidas. Estas entradas y salidas se indican mediante la sentencia port donde se indica adem s si el puerto es de entrada o salida. En cada descripci n de puerto a o vienen adem s sentencias indicando propiedades del port. Por ejemplo el primer pin a tiene dos propiedades, una que indica el nombre, llamada pin y otra que indica el tipo llamada pintype. Tanto el nombre de las propiedades como su valor son de nibles por el usuario. Estas propiedades son importantes ya que sirven para que otras herramientas de dise~o puedan extraer informaci n adicional sobre el circuito. Por ejemplo, n o en la misma descripci n de puerto se podr a haber incluido otra propiedad que fuera o
retraso, de manera que esta informaci n pudiera ser utilizada por una herramienta de o simulaci n por ejemplo. o
2.5.2 Otros formatos de Netlist

Aunque el EDIF es el formato de intercambio est ndar, dada su complejidad se utilizan a a veces otros lenguajes de Netlist mucho m s sencillos. Esto lo suelen hacer as los a
fabricantes ya que les resulta m s sencillo interpretar una descripci n especialmente a o pensada para sus herramientas que el formato EDIF que es tan gen rico que no es e sencillo tener una interface. Lo que suelen hacer los fabricantes es utilizar un lenguaje propio y proveer los programas necesarios para pasar de su lenguaje al EDIF y viceversa, de esta manera se aseguran la compatibilidad con el resto de herramientas del mundo, y las suyas propias son m s sencillas de realizar. a Ingenier a Inform tica
2.5 El netlist
15
Un ejemplo de lenguaje de descripci n lo tenemos en el Tango, cuyo lenguaje de o netlist es muy simple y contempla muchas posibles descripciones, incluida la inclusi n o de propiedades. Tango es un entorno de trabajo para PC que incluye herramientas de descripci n y dise~o de PCBs. M s adelante se ver un ejemplo de esta descripci n. o n a a o Otro formato de netlist, este muy usado directamente y no a partir de esquemas, es el formato de descripci n de Spice. Spice es un simulador el ctrico, es decir, simula o e transistores, resistencias, etc. aunque tambi n permite la simulaci n el ctrica de circuie o e tos digitales. Este lenguaje es utilizado por el simulador para saber exactamente como es el circuito a simular. Est solamente indicado para ser utilizado con este programa a por lo que est limitado su uso para otros prop sitos. Como ejemplo de las limitaciones a o que presenta se puede decir que no permite la inclusi n de propiedades en el dise~o. o n
2.5.3 Ejemplo de diferentes Netlist

Se presenta a continuaci n un circuito y su descripci n usando los tres formatos que o o se acaban de comentar. El circuito que se pretende describir aparece en la gura 2.1 y se trata de un esquema que ha sido generado a partir de la herramienta de captura de esquemas de Tango.
U1:A
S 1 3 2 5 4 6 Q
U1:B
7400
7400
ENA
U1:D
12 11 R 13
U1:C
9 8 10 Q*
7400
7400
Figura 2.1: Ejemplo de esquema para su descripci n Netlist o En primer lugar se presenta la descripci n EDIF de este simple circuito: o
edif TI edifVersion 2 0 0 edifLevel 0 keywordMap keywordLevel 0 status written timeStamp 1996 2 22 19 40 43 dataOrigin "TANGO Schematic" Version "1.30" comment "Copyright C 1990 ACCEL Technologies Inc." Design ROOT CellRef TI LibraryRef TI_LIB Library TI_LIB EdifLevel 0 technology numberDefinition scale 1 E 254 -7 unit DISTANCE cell U1 cellType GENERIC property Type string "7400"

a
16
view S viewType SCHEMATIC interface Port A Designator "1" Direction INPUT Port B Designator "2" Direction INPUT Port Y Designator "3" Direction OUTPUT Port A Designator "4" Direction INPUT Port B Designator "5" Direction INPUT Port Y Designator "6" Direction OUTPUT Port GND Designator "7" property ElecType string "Power" Port Y Designator "8" Direction OUTPUT Port A Designator "9" Direction INPUT Port B Designator "10" Direction INPUT Port Y Designator "11" Direction OUTPUT Port A Designator "12" Direction INPUT Port B Designator "13" Direction INPUT Port VCC Designator "14" property ElecType string "Power"
cell TI cellType GENERIC view N viewType NETLIST interface Contents net ENA joined portRef &B viewRef S portRef &A viewRef S net GND joined portRef &GND viewRef net NET_002 joined portRef &B viewRef S portRef &Y viewRef S net NET_004 joined portRef &Y viewRef S
cellRef U1 cellRef U1
S cellRef U1
cellRef U1 cellRef U1
cellRef U1

a
2.5 El netlist
portRef net Q joined portRef portRef net Q* joined portRef portRef net R joined portRef net S joined portRef net VCC joined portRef &A viewRef S cellRef U1
17
&Y viewRef S cellRef U1 &A viewRef S cellRef U1
&B viewRef S cellRef U1 &Y viewRef S cellRef U1
&B viewRef S cellRef U1
&A viewRef S cellRef U1
&VCC viewRef S cellRef U1

Se ve que es una descripci n bastante larga para lo peque~o del circuito, pero esto es o n necesario si se pretende una completa compatibilidad con el resto de herramientas que existen. La primera parte es el encabezamiento y contiene b sicamente comentarios. A a continuaci n viene la parte de librer a donde se de nen los componentes que aparecen. o
En este caso hay un unico componente, representado por cuatro s mbolos, que corres
ponde al 7400 de Texas Instruments y que contiene 4 puertas NAND. El componente viene de nido por sus puertos, cada uno con un nombre diferente y una direcci n de o entrada o salida. Adem s, en este caso, cada puerto contiene un designator que sirve a para indicar la posici n del pin dentro del encapsulado que es un DIP14 en este caso. o Hay que destacar que aunque en el esquema no aparecen las tensiones de alimentaci n, o s que aparecen en cambio en el Netlist. Esto es debido a que muchas veces estas ten
siones, tanto VCC como GND, aparecen ocultas en los s mbolos del esquema, pero son
necesarias en el Netlist ya que ste debe contener absolutamente toda la informaci n, e o incluida la alimentaci n del circuito. o Despu s de la de nici n del componente viene la de nici n del interconexionado. El e o o emplazamiento del componente se realiza mediante la instrucci n cell. Las interconeo xiones se realizan en el bloque indicado por la palabra clave Contents. Cada conexi n o se indica en un bloque net donde se indica el nombre y qu cosas conecta mediante e el bloque joined. Por ejemplo, la primera conexi n ENA conecta los puertos A y o B del chip U1 que es el 7400 especi cado en la librer a. Y as se van conectando los

diferentes elementos. Hay conexiones que no tienen nombre en el esquema, pero todas las conexiones en un Netlist deben tener un nombre, as que lo que hace la herramienta
en estos casos es inventarse nombres. Este es precisamente el caso de las conexiones NET 002 y NET 004 que son los nombres que la herramienta se ha inventado. El listado que viene a continuaci n corresponde a la descripci n del mismo circuito o o pero utilizando un netlist propio de Tango: Ingenier a Inform tica
18
U1 DIP14 7400 ENA U1-5 U1-9 GND U1-7 NET_002 U1-10 U1-11 NET_004 U1-3 U1-4 Q U1-6 U1-12 Q* U1-2 U1-8

R U1-13 S U1-1 VCC U1-14
Se observa que esta descripci n es mucho m s simple y f cil de entender que la o a a anterior. Ello es debido a que este Netlist no necesita ser est ndar ni ser exportado a a ninguna otra herramienta, sino que debe servir unicamente para el entorno de Tango, por lo que es posible simpli car mucho m s su descripci n. a o En la cabecera, las primeras l neas encerradas entre corchetes, se encuentra la parte
de de nici n de los elementos. Simplemente viene el nombre del chip 7400, su refeo rencia dentro del esquema U1 y una propiedad adicional que en el formato EDIF no se encontraba, y es la propiedad que indica el tipo de encapsulado del s mbolos; en este
caso, el valor de la propiedad de encapsulado es DIP14 que indica un encapsulado Dual Inline Package de catorce pines. Esto es necesario en Tango puesto que este netlist va a ser le do tal cual por la herramienta de dise~o de PCBs por lo que es interesante saber
n de antemano el encapsulado. Despu s de la de nici n de los elementos que componen el esquema vienen las e o stas est n agrupadas entre par ntesis. La primera conexi n, net, interconexiones. E a e o cable, etc, es ENA y se conoce porque es el primer nombre despu s de abrir el par ntesis. e e A continuaci n del nombre vienen todos los nodos a los que est conectado. En el caso o a de ENA se ve claramente que est conectado a U1-5 y U1-9, es decir, ENA es una conexi n a o que conecta los pines 5 y 9 del chip U1 que es el unico en el esquema. Y el resto de interconexiones se realizan de la misma manera. El ultimo ejemplo corresponde a la descripci n para Spice del mismo circuito. Como o vamos a ver es la descripci n m s simple de todas ya que s lo tiene un objetivo, y es la o a o de ser utilizada como entrada para un programa en concreto, el simulador Spice:
* TI CIRCUIT FILE U1 S Q* 4 4 ENA Q 0 Q* ENA 2 2 Q R VCC .END 7400
Toda la informaci n del circuito se encuentra en la l nea segunda, con lo que todav a o

es m s simple de lo que parece. La primera es un comentario que adem s hace de t tulo a a
del netlist. En la segunda se encuentra la descripci n, y la ultima indica que se acab la o o descripci n. o La sintaxis es bien simple l nea segunda. La primera palabra indica el nombre,
U1, y como empieza por la letra U, Spice ya sabe que se trata de un chip o componente. Adem s sabe que todos los nombres que siguen corresponden a nombres de nodos o a conexiones y se corresponden con las entradas del chip. S lo el ultimo nombre indica o de qu chip se trata, en este caso el 7400. En Spice dos nodos con el mismo nombre est n e a conectados, as es f cil ver que la conexi n ENA conecta los pines 5 y 9 del componente
a o porque las posiciones quinta y novena del chip est n marcadas como ENA. a Ingenier a Inform tica
2.5 El netlist
19
Se han mostrado en esta secci n diversos tipos de Netlist y se han sacado algunas o conclusiones. La m s importante es que el netlist es un formato de intercambio de infora maci n a nivel de herramientas cuya descripci n se basa en enumerar los componentes o o del circuito y sus interconexiones. Otra conclusi n importante es que existe un formato o est ndar que sirve casi para cualquier herramienta, como es el formato EDIF. Otra cosa a que se ha visto es que la complejidad en la sintaxis depende de la generalidad del lenguaje utilizado. As , el formato EDIF es el m s complejo puesto que es el m s gen rico
a a e que existe. El resto de lenguajes, espec cos para cada herramienta, pueden ser mucho
mas simples, pero se pierde generalidad, ya que con la simpli caci n se est eliminando o a mucha informaci n que puede ser util para determinado tipo de herramientas. o

a
20

a
Cap tulo 3
Introducci n al lenguaje VHDL o
Se vio en el cap tulo anterior, que la forma m s com n de describir un circuito era
a u mediante la utilizaci n de esquemas que son una representaci n gr ca de lo que se o o a pretende realizar. Con la aparici n de herramientas de EDA cada vez m s complejas, o a que integran en el mismo marco de trabajo tanto las herramientas de descripci n, o s ntesis y realizaci n, apareci tambi n la necesidad de disponer de una descripci n del
o o e o circuito que permitiera el intercambio de informaci n entre las diferentes herramientas o que componen la herramienta de trabajo. En principio se utiliz un lenguaje de descripci n que permit a, mediante sentencias o o
simples, describir completamente un circuito. A estos lenguajes se les llam Netlist o puesto que eran simplemente eso, un conjunto de instrucciones que indicaban el interconexionado entre los componentes de un dise~o, es decir, se trataba de una lista de n conexiones. A partir de estos lenguajes simples, que ya eran aut nticos lenguajes de descripci n e o hardware, se descubri el inter s que podr a tener el describir los circuitos directamente o e
utilizando un lenguaje en vez de usar esquemas. Sin embargo, se siguieron utilizando esquemas puesto que desde el punto de vista del ser humano son mucho m s sencillos a de entender, aunque un lenguaje siempre permite una edici n m s sencilla y r pida. o a a Con una mayor so sticaci n de las herramientas de dise~o, y con la puesta al alcance o n de todos de la posibilidad de fabricaci n de circuitos integrados y de circuitos con l gica o o programable, fue apareciendo la necesidad de poder describir los circuitos con un alto grado de abstracci n, no desde el punto de vista estructural, sino desde el punto de o vista funcional. Exist a la necesidad de poder describir un circuito pero no desde el
punto de vista de sus componentes, sino desde el punto de vista de c mo funcionaba. o Este nivel de abstracci n se hab a alcanzado ya con las herramientas de simulaci n. o
o Para poder simular partes de un circuito era necesario disponer de un modelo que describiera el funcionamiento de ese circuito, o componente. Estos lenguajes estaban sobre todo orientados a la simulaci n, por lo que poco importaba que el nivel de abstracci n o o fuera tan alto que no fuera sencillo una realizaci n o s ntesis a partir de dicho modelo. o
Con la aparici n de t cnicas para la s ntesis de circuitos a partir de un lenguaje o e
de alto nivel, se utilizaron como lenguajes de descripci n precisamente estos lenguajes o de simulaci n, que si bien alcanzan un alt simo nivel de abstracci n, su orientaci n o
o o es b sicamente la de simular, por lo que los resultados de una s ntesis a partir de a
descripciones con estos lenguajes no es siempre la m s ptima. En estos momentos no a o 21
22
parece que exista un lenguaje de alto nivel de abstracci n cuya orientaci n o nalidad o o sea la de la s ntesis autom tica de circuitos, por lo que todav a, de hecho se empieza
a
ahora, se utilizan estos lenguajes orientados a la simulaci n tambi n para la s ntesis de o e
circuitos.
3.1 El lenguaje VHDL

VHDL, viene de VHSIC Very High Speed Integrated Circuit Hardware Description Language. VHDL es un lenguaje de descripci n y modelado dise~ado para describir en o n una forma que los humanos y las m quinas puedan leer y entender la funcionalidad y a la organizaci n de sistemas hardware digitales, placas de circuitos, y componentes. o VHDL fue desarrollado como un lenguaje para el modelado y simulaci n l gica dio o rigida por eventos de sistemas digitales, y actualmente se lo utiliza tambi n para la e s ntesis autom tica de circuitos. El VHDL fue desarrollado de forma muy parecida al
a ADA debido a que el ADA fue tambi n propuesto como un lenguaje puro pero que tue viera estructuras y elementos sint cticos que permitieran la programaci n de cualquier a o sistema hardware sin limitaci n de la arquitectura. El ADA ten a una orientaci n hacia o
o sistemas en tiempo real y al hardware en general, por lo que se lo escogi como modelo o para desarrollar el VHDL. VHDL es un lenguaje con una sintaxis amplia y exible que permite el modelado estructural, en ujo de datos y de comportamiento hardware. VHDL permite el modelado preciso, en distintos estilos, del comportamiento de un sistema digital conocido y el desarrollo de modelos de simulaci n. o Uno de los objetivos del lenguaje VHDL es el modelado. Modelado es el desarrollo de un modelo para simulaci n de un circuito o sistema previamente implementado cuyo o comportamiento, por tanto, se conoce. El objetivo del modelado es la simulaci n. o Otro de los usos de este lenguaje es la s ntesis autom tica de circuitos. En el
a proceso de s ntesis, se parte de una especi caci n de entrada con un determinado nivel
o de abstracci n, y se llega a una implementaci n m s detallada, menos abstracta. Por o o a tanto, la s ntesis es una tarea vertical entre niveles de abstracci n, del nivel m s alto
o a en la jerarqu a de dise~o se va hacia el m s bajo nivel de la jerarqu a.
n a
El VHDL es un lenguaje que fue dise~ado inicialmente para ser usado en el modelado n de sistemas digitales. Es por esta raz n que su utilizaci n en s ntesis no es inmediata, o o
aunque lo cierto es que la so sticaci n de las actuales herramientas de s ntesis es tal o
que permiten implementar dise~os especi cados en un alto nivel de abstracci n. n o La s ntesis a partir de VHDL constituye hoy en d a una de las principales aplicaciones

del lenguaje con una gran demanda de uso. Las herramientas de s ntesis basadas en
el lenguaje permiten en la actualidad ganancias importantes en la productividad de dise~o. n Algunas ventajas del uso de VHDL para la descripci n hardware son: o VHDL permite dise~ar, modelar, y comprobar un sistema desde un alto nivel de n abstracci n bajando hasta el nivel de de nici n estructural de puertas. o o Circuitos descritos utilizando VHDL, siguiendo unas gu as para s ntesis, pueden ser

utilizados por herramientas de s ntesis para crear implementaciones de dise~os a
n nivel de puertas. Ingenier a Inform tica
3.2 Ejemplo b sico de descripci n VHDL a o
23
Al estar basado en un est ndar IEEE Std 1076-1987 los ingenieros de toda la ina dustria de dise~o pueden usar este lenguaje para minimizar errores de comunicaci n n o y problemas de compatibilidad. VHDL permite dise~o Top-Down, esto es, permite describir modelado el comn portamiento de los bloques de alto nivel, analiz ndolos simulaci n, y re nar la a o funcionalidad de alto nivel requerida antes de llegar a niveles m s bajos de abstraca ci n de la implementaci n del dise~o. o o n Modularidad: VHDL permite dividir o descomponer un dise~o hardware y su desn cripci n VHDL en unidades m s peque~as. o a n
3.1.1 VHDL describe estructura y comportamiento

Existen dos formas de describir un circuito. Por un lado se puede describir un circuito indicando los diferentes componentes que lo forman y su interconexi n, de esta manera o tenemos especi cado un circuito y sabemos como funciona; esta es la forma habitual en que se han venido describiendo circuitos y las herramientas utilizadas para ello han sido las de captura de esquemas y las descripciones netlist. La segunda forma consiste en describir un circuito indicando lo que hace o c mo o funciona, es decir, describiendo su comportamiento. Naturalmente esta forma de describir un circuito es mucho mejor para un dise~ador puesto que lo que realmente lo que n interesa es el funcionamiento del circuito m s que sus componentes. Por otro lado, al a encontrarse lejos de lo que un circuito es realmente puede plantear algunos problemas a la hora de realizar un circuito a partir de la descripci n de su comportamiento. o El VHDL va a ser interesante puesto que va a permitir los dos tipos de descripciones: Estructura: VHDL puede ser usado como un lenguaje de Netlist normal y corriente donde se especi can por un lado los componentes del sistema y por otro sus interconexiones. Comportamiento: VHDL tambi n se puede utilizar para la descripci n comportae o mental o funcional de un circuito. Esto es lo que lo distingue de un lenguaje de Netlist. Sin necesidad de conocer la estructura interna de un circuito es posible describirlo explicando su funcionalidad. Esto es especialmente util en simulaci n o ya que permite simular un sistema sin conocer su estructura interna, pero este tipo de descripci n se est volviendo cada d a m s importante porque las actuales o a
a herramientas de s ntesis permiten la creaci n autom tica de circuitos a partir de
o a una descripci n de su funcionamiento. o

Ejemplo 3.1 Describir en VHDL un circuito que multiplexe dos l neas a y b de un
bit, a una sola l nea salida tambi n de un bit; la se~al selec sirve para indicar que
e n a la salida se tiene la l nea a selec='0' o b selec='1'.
En la gura 3.1 se muestra el circuito implementado con puertas l gicas que realiza o la funci n de multiplexaci n. o o Lo que se va a realizar a continuaci n es la descripci n comportamental del circuito o o de la gura 3.1, y luego se realizar la descripci n estructural para ver las diferena o Ingenier a Inform tica
24
u0 selec nosel ax u1
u3 a u2 bx salida
Figura 3.1: Esquema del ejemplo b sico en VHDL a cias. M s adelante se ver que hay dos tipos de descripci n comportamental, pero de a a o momento, el presente ejemplo unicamente pretende introducir el lenguaje VHDL y su estructura. La sintaxis del VHDL no es sensible a may sculas o min sculas por lo que se puede u u escribir como se pre era. A lo largo de las explicaciones se intentar poner siempre las a palabras claves del lenguaje en may sculas para distinguirlas de las variables y otros u elementos. En primer lugar, sea el tipo de descripci n que sea, hay que de nir el s mbolo o o
entidad del circuito. En efecto, lo primero es de nir las entradas y salidas del circuito, es decir, la caja negra que lo de ne. Se le llama entidad porque en la sintaxis de VHDL esta parte se declara con la palabra clave ENTITY. Esta de nici n de entidad, que suele o ser la primera parte de toda descripci n VHDL, se expone a continuaci n: o o
-- Los comentarios empiezan por dos guiones ENTITY mux IS PORT a: IN bit; b: IN bit; selec: IN bit; salida: OUT bit; END mux;
Esta porci n del lenguaje indica que la entidad mux que es el nombre que se le ha o dado al circuito tiene tres entradas de tipo bit, y una salida tambi n del tipo bit. Los e tipos de las entradas y salidas se ver n m s adelante. El tipo bit simplemente indica a a una l nea que puede tomar los valores '0' y '1'.
La entidad de un circuito es unica, sin embargo, se mostr que un mismo s mbolo, en o
este caso entidad, pod a tener varias vistas o en el caso de VHDL arquitecturas. Cada
bloque de arquitectura, que es donde se describe el circuito, puede ser una representaci n o diferente del mismo circuito. Por ejemplo, puede haber una descripci n estructural y o otra comportamental, ambas son descripciones diferentes, pero ambas descripciones corresponden al mismo circuito, s mbolo, o entidad. Veamos entonces la descripci n
o comportamental:
ARCHITECTURE comportamental OF mux IS BEGIN PROCESSa,b,selec BEGIN IF selec='0' THEN salida =a;

a

ELSE salida =b; END IF; END PROCESS; END comportamental;
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M s adelante se ver lo que hace un bloque PROCESS, de momento, y como primera a a aproximaci n, se considerar que es una especie de subrutina cuyas instrucciones se o a ejecutan secuencialmente cada vez que algunas de las se~ales de la lista sensible cambia. n Esta lista sensible es una lista de se~ales que se suele poner junto a la palabra clave n PROCESS, y en el caso del ejemplo es a,b,selec. Esta descripci n comportamental es muy sencilla de entender ya que sigue una o estructura parecida a los lenguajes de programaci n convencionales. Lo que se est ino a dicando es simplemente que si la se~al selec es cero, entonces la salida es la entrada a, y n si selec es uno, entonces la salida es la entrada b. Esta forma tan sencilla de describir el circuito permite a ciertas herramientas sintetizar un circuito a partir de una descripci n o comportamental como esta. La diferencia con un Netlist es directa: en una descripci n o comportamental no se est n indicando ni los componentes ni sus interconexiones, sino a simplemente lo que hace, es decir, su comportamiento o funcionamiento. La descripci n anterior era puramente comportamental, de manera que con una o secuencia sencilla de instrucciones pod amos de nir el circuito. Naturalmente, a veces
resulta m s interesante describir el circuito de forma que est m s cercano a una posible a e a realizaci n f sica del mismo. En ese sentido VHDL posee una forma de describir circuitos o
que adem s permite la paralelizaci n de instrucciones1 y que se encuentra m s cercana a o a a una descripci n estructural del mismo. A continuaci n se muestran dos ejemplos de o o una descripci n concurrente o tambi n llamada de transferencia entre registros: o e
ARCHITECTURE transferencia OF mux IS SIGNAL nosel,ax,bx: bit; BEGIN nosel =NOT selec; ax =a AND nosel; bx =b AND selec; salida =ax OR bx; END transferencia; ARCHITECTURE transferencia OF mux IS BEGIN salida =a WHEN selec='0' ELSE b; END transferencia;
En la descripci n de la izquierda hay varias instrucciones todas ellas concurrentes, o es decir, se ejecutan cada vez que cambia alguna de las se~ales que intervienen en n la asignaci n. Este primer caso es casi una descripci n estructural ya que de alguna o o manera se est n de niendo las se~ales cables y los componentes que la de nen, aunque a n no es comportamental ya que en realidad se trata de asignaciones a se~ales y no una n descripci n de componentes y conexiones. El segundo caso derecha es tambi n una o e descripci n de transferencia aunque basta una unica instrucci n de asignaci n para o o o de nir el circuito. Aunque no es la caracter stica m s interesante del VHDL, tambi n permite ser usado
a e como Netlist o lenguaje de descripci n de estructura. En este caso, esta estructura o tambi n estar a indicada dentro de un bloque de arquitectura, aunque la sintaxis interna e
es completamente diferente:
ARCHITECTURE estructura OF mux IS
Un lenguaje que describa hardware debe permitir ejecuci n paralela o lo que es lo mismo instruco ciones concurrentes
1

a
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COMPONENT and2 PORTe1,e2: IN bit; y: OUT bit; END COMPONENT; COMPONENT or2 PORTe1,e2: IN bit; y: OUT bit; END COMPONENT; COMPONENT inv PORTe: IN bit; y: OUT bit; END COMPONENT; SIGNAL ax,bx,nosel: bit; BEGIN u0: inv PORT MAPe= selec,y= nosel; u1: and2 PORT MAPe1= a,e2= nosel,y= ax; u2: and2 PORT MAPe1= b,e2= sel,y= bx; u3: or2 PORT MAPe1= ax,e2= bx,y= salida; END estructura;
Se observa f cilmente que esta descripci n es m s larga y encima menos clara que a o a las anteriores. Dentro de la arquitectura se de nen en primer lugar los componentes que se van a utilizar. Esto se realiza mediante la palabra clave COMPONENT, donde se indican adem s las entradas y salidas mediante la clausula PORT. Estos componentes deben a tener una entidad y arquitectura propia indicando su comportamiento. Normalmente estas entidades se suelen poner en una librer a separada. De momento declararemos
estos componentes de esta manera y supondremos que la entidad se encuentra en alg n u sitio que por ahora no nos preocupa mucho. Al igual que ocurre en cualquier netlist, las se~ales o conexiones deben tener un n nombre. En el esquema se le han puesto nombres a las l neas de conexi n internas al
o circuito. Estas l neas hay que declararlas como SIGNAL en el cuerpo de la arquitectura
y delante del BEGIN. Una vez declarados los componentes y las se~ales que intervienen n se procede a conectarlos entre si. Para ello la sintaxis es muy simple. Lo primero es identi car cada componente, es lo que com nmente se conoce como instanciaci n, u o es decir, asignarle a cada componente concreto un s mbolo. En este ejemplo se le
ha llamado u a cada componente y se le ha a~adido un n mero para distinguirlos, n u en principio el nombre puede ser cualquier cosa y la unica condici n es que no haya o dos nombres iguales. A continuaci n del nombre viene el tipo de componente que es, o en nuestro caso puede ser una and2, una or2, o una puerta inversora inv. Despu s e se realizan las conexiones poniendo cada se~al en su lugar correspondiente con las n palabras PORT MAP. As , los dos primeros argumentos en el caso de la puerta and2 son
las entradas, y el ultimo es la salida. De esta forma tan simple se va creando el netlist o de nici n de la estructura. o

a
Cap tulo 4
Elementos sint cticos del VHDL a
El lenguaje VHDL es verdaderamente un lenguaje, por lo que tiene sus elementos sint cticos, sus tipos de datos, y sus estructuras como cualquier otro tipo de lenguaje. a El hecho de que sirva para la descripci n hardware lo hace un poco diferente de un o lenguaje convencional. Una de estas diferencias es probablemente la posibilidad de ejecutar instrucciones a la vez de forma concurrente. Algunos de estos elementos sint cticos se muestran a continuaci n: a o Comentarios: Cualquier l nea que empieza por dos guiones ,," es un comentario.
Identi cadores: Son cualquier cosa que sirve para identi car variables, se~ales, nomn bres de rutina, etc. Puede ser cualquier nombre compuesto por letras incluyendo el s mbolo de subrayado ". Las may sculas y min sculas son consideradas igua
u u les, as que JOSE y jose representan el mismo elemento. No puede haber ning n
u identi cador que coincida con alguna de las palabras clave del VHDL. N meros: Cualquier n mero se considera que se encuentra en base 10. Se admite u u la notaci n cient ca convencional para n meros en coma otante. Es posible o
u poner n meros en otras bases utilizando el s mbolo del sostenido ". Ejemplo: u
211000100 y 16C4 representan el entero 196. Caracteres: Es cualquier letra o car cter entre comillas simples: 'l','3','t'. a Cadenas: Son un conjunto de caracteres englobados por comillas dobles: "Esto es una cadena". Cadenas de bits: Los tipos bit y bit vector son en realidad de tipo car cter y a matriz de caracteres respectivamente. En VHDL se tiene una forma elegante de de nir n meros con estos tipos y es mediante la cadena de bits. Dependiendo de u la base en que se especi que el n mero se puede poner un pre jo B binario, O u octal, o X hexadecimal. Ejemplo: B"11101001", O"126", X"FE".
4.1 Operadores y expresiones

Las expresiones en VHDL son pr cticamente iguales a como pudieran ser en otros lena guajes de programaci n o descripci n, por lo que se expondr n brevemente los existentes o o a en VHDL y su utilizaci n. o 27
28
Operadores varios & concatenaci n Concatena matrices de manera que la dimensi n de la matriz reo o
sultante es la suma de las dimensiones de las matrices sobre las que opera: punto =x&y mete en la matriz punto la matriz x en las primeras posiciones, y la matriz y en las ultimas.
de la izquierda puede ser entero o real, pero el de la derecha s lo puede ser entero. o ABS valor absoluto Como su propio nombre indica esta funci n devuelve el valor o absoluto de su argumento que puede ser de cualquier tipo num rico. e * multiplicaci n Sirve para multiplicar dos n meros de cualquier tipo los tipos bit o u e o bit vector no son num ricos. divisi n Tambi n funciona con cualquier dato de tipo num rico. o e e MOD m dulo Calcula en m dulo de dos n meros. Exactamente se de ne el m dulo o o u o como la operaci n que cumple: a=b*N+a MOD b donde N es un entero. Los o operandos s lo pueden ser enteros. El resultado toma el signo de b. o REM resto Calcula el resto de la divisi n entera y se de ne como el operador que o cumple: a=a b*b+a REM b, siendo la divisi n entera. Los operandos s lo o o pueden ser enteros. El resultado toma el signo de a. + suma y signo positivo Este operador sirve para indicar suma, si va entre dos operandos, o signo, si va al principio de una expresi n. La precedencia es diferente o en cada caso. Opera sobre valores num ricos de cualquier tipo. e , resta y signo negativo Cuando va entre dos operandos se realiza la operaci n de o sustracci n, y si va delante de una expresi n le cambia el signo. Los operandos o o pueden ser num ricos de cualquier tipo. e
Operadores aritm ticos e ** exponencial Sirve para elevar un n mero a una potencia: 4**2 es 42. El operador u
n mero de bits a izquierda SLL o derecha SRL rellenando con ceros los huecos u libres. Se utiliza en notaci n in ja de manera que la se~al a la izquierda del o n operador es el vector que se quiere desplazar y el de la derecha es un valor que indica el n mero de bits a desplazar. Por ejemplo dato SLL 2 desplaza a izquierda u el vector dato, es decir, lo multiplica por 4. SLA, SRA desplazamiento aritm tico a izquierda y derecha e ROL, ROR rotaci n a izquierda y a derecha Es como el de desplazamiento pero los o huecos son ocupados por los bits que van quedando fuera.
Operadores de desplazamiento SLL, SRL desplazamiento l gico a izquierda y a derecha Desplaza un vector un o
Operadores relacionales
Devuelven siempre un valor de tipo booleano TRUE o FALSE. Los tipos con los que pueden operar dependen de la operaci n: o =, = igualdad El primero devuelve TRUE si los operandos son iguales y FALSE en caso contrario. El segundo indica desigualdad, as que funciona justo al rev s.
e Ingenier a Inform tica
4.2 Tipos de datos
29
Los operandos pueden ser de cualquier tipo con la condici n de que sean ambos o del mismo tipo. =, , = menor mayor Tienen el signi cado habitual. La diferencia con los anteriores es que los tipos de datos que pueden manejar son siempre de tipo escalar o matrices de una sola dimensi n de tipos discretos. o
Operadores l gicos o
Son NOT, AND, NAND, OR, NOR y XOR. El funcionamiento es el habitual para este tipo de operadores. Act an sobre los tipos bit, bit vector y boolean. En el caso de u realizarse estas operaciones sobre un vector, la operaci n se realiza bit a bit, incluyendo o la operaci n NOT. o
Precedencia de operadores y sobrecarga

La precedencia de operadores se presenta en la siguiente tabla:
** * +signo + = AND ABS -signo & = OR NAND NOT MOD REM = NOR = Maxima precedencia
XOR
Minima precedencia
Se ha visto que, por ejemplo, los operadores l gicos s lo operaban sobre unos tipos o o de datos determinados. Existe en VHDL la posibilidad de sobrecargar operadores y funciones, como se ver m s adelante, de manera que es posible extender la aplicaci n a a o de estos operadores para que trabajen con otros tipos aparte de los prede nidos. As ,
se podr an rede nir los operadores l gicos para que pudieran trabajar sobre enteros.
o
4.2 Tipos de datos

Como en cualquier lenguaje, VHDL tiene dos grupos de tipos de datos. Por un lado est n los escalares, con los que se pueden formar el otro grupo que son los compuestos. a
4.2.1 Tipos escalares

Son tipos simples que contienen alg n tipo de magnitud. Veamos a continuaci n los u o tipos escalares presentes en VHDL: Enteros: Son datos cuyo contenido es un valor num rico entero. La forma es que se e de nen estos datos es mediante la palabra clave RANGE, es decir, no se dice que un dato es de tipo entero, sino que se dice que un dato est comprendido en cierto a intervalo especi cando los l mites del intervalo con valores enteros.
Ejemplos:
TYPE byte IS RANGE 0 TO 255; TYPE index IS RANGE 7 DOWNTO 1; TYPE integer IS -2147483647 TO 2147483647; -- Predefinido en el lenguaje

a
30
Este ultimo tipo viene ya prede nido en el lenguaje aunque no es muy conveniente su utilizaci n, especialmente pensando en la posterior s ntesis del circuito. o
F sicos: Como su propio nombre indica se trata de datos que se corresponden con
magnitudes f sicas, es decir, tienen un valor y unas unidades.
Ejemplo:
TYPE longitud IS RANGE 0 TO 1.0e9 UNITS um; mm=1000 um; m=1000 mm; in=25.4 mm; END UNITS;
Hay un tipo f sico prede nido en VHDL que es time. Este tipo se utiliza para
indicar retrasos y tiene todos los subm ltiplos, desde fs femtosegundos, hasta u hr horas. Cualquier dato f sico se escribe siempre con su valor seguido de la
unidad: 10 mm, 1 in, 23 ns. Reales: Conocidos tambi n como coma otante, son los tipos que de nen un n mero e u real. Al igual que los enteros se de nen mediante la palabra clave RANGE, con la diferencia de que los l mites son n meros reales.
u Ejemplos:
Enumerados: Son datos que pueden tomar cualquier valor especi cado en un conjunto
nito o lista. Este conjunto se indica mediante una lista encerrada entre par ntesis e de elementos separados por comas. Ejemplos:
TYPE nivel_logico IS nose,alto,bajo,Z; TYPE bit IS '0','1'; -- Predefinido en el lenguaje
TYPE nivel IS RANGE 0.0 TO 5.0; TYPE real IS RANGE -1e38 TO 1e38;
-- Predefinido en el lenguaje
Hay varios tipos enumerados que se encuentran prede nidos en VHDL. Estos tipos son: severity level, boolean, bit y character.
4.2.2 Tipos compuestos

Son tipos de datos que est n compuestos por los tipos de datos escalares vistos antea riormente. Matrices: Son una colecci n de elementos del mismo tipo a los que se accede mediante o un ndice. Su signi cado y uso no di ere mucho de la misma estructura presente
en casi todos los lenguajes de programaci n. Los hay monodimensionales un o ndice o multidimensionales varios ndices. A diferencia de otros lenguajes, las

matrices en VHDL pueden estar enmarcadas en un rango, o el ndice puede ser
libre teniendo la matriz una dimensi n te rica in nita. o o Ejemplos:
TYPE TYPE TYPE TYPE TYPE TYPE word IS ARRAY31 DOWNTO 0 OF bit; transformada IS ARRAY1 TO 4, 1 TO 4 OF real; positivo IS ARRAYbyte RANGE 0 TO 127 OF integer; string IS ARRAYpositive RANGE OF character; -- Predefinido en VHDL bit_vector IS ARRAYnatural RANGE OF bit; -- Predefinido en VHDL vector IS ARRAYinteger RANGE OF real;
Este ultimo ejemplo, y los dos anteriores, muestran una matriz cuyo ndice no
tiene rango sino que sirve cualquier entero. M s tarde, en la declaraci n del dato, a o Ingenier a Inform tica
4.2 Tipos de datos
31
se podr poner los l mites de la matriz: SIGNAL cosa: vector1 TO 20; a

Los elementos de una matriz se acceden mediante el ndice. As dato3 es

el elemento 3 del dato. De la misma manera se puede acceder a un rango: datobyte =datoword2 TO 9. Tambi n pueden utilizar en las asignaciones lo e que se conoce como agregados o conjuntos aggregate que no es m s que una lista a separada por comas de manera que al primer elemento de la matriz se le asigna el primer elemento de la lista, y as sucesivamente. Veamos algunos ejemplos:
Quiz el que se entiende menos es el ultimo donde se ha empleado la palabra a OTHERS para poner todos los bits del bus a 'Z', de esta forma ponemos un ventor a un valor sin necesidad de saber cuantos bits tiene la se~al. n Registros: Es equivalente al tipo registro o record de otros lenguajes. Ejemplo:
TYPE trabajador IS RECORD nombre: string; edad: integer; END RECORD; semaforo =apagado,encendido,apagado; dato =datohigh,datolow; bus =OTHERS= 'Z';
Para referirse a un elemento dentro del registro se utiliza la misma nomenclatura que en Pascal, es decir, se usa un punto entre el nombre del registro y el nombre del campo: persona.nombre="Jose"
4.2.3 Subtipos de datos

VHDL permite la de nici n de subtipos que son restricciones o subconjuntos de tipos o existentes. Hay dos tipos. El primero son subtipos obtenidos a partir de la restricci n o de un tipo escalar a un rango. Ejemplos:
SUBTYPE SUBTYPE SUBTYPE SUBTYPE raro IS integer RANGE 4 TO 7; digitos IS character RANGE '0' TO '9'; natural IS integer RANGE 0 TO entero_mas_alto; -- Predefinido en VHDL positive IS integer RANGE 1 TO entero_mas_alto; -- Predefinido en VHDL
El segundo tipo de subtipos son aquellos que restringen el rango de una matriz:
SUBTYPE id IS string1 TO 20; SUBTYPE word IS bit_vector31 DOWNTO 0;
Los subtipos sirven adem s para crear tipos resueltos que es es una clase especial de a tipos que se explicar en detalle en la secci n 10.1. a o La ventaja de utilizar un subtipo es que las mismas operaciones que serv an para el
tipo sirven igual de bien para el subtipo. Esto tiene especial importancia por ejemplo cuando se describe un circuito para ser sintetizado, ya que si utilizamos integer sin m s, esto se interpretar como un bus de 32 l neas puede cambiar dependiendo de la a a
plataforma y lo m s probable es que en realidad necesitemos muchas menos. Otro caso a se da cuando tenemos una lista de cosas y les queremos asignar un entero a cada una, dependiendo de las operaciones que queramos hacer puede resultar m s conveniente a de nirse un subtipo a partir de integer que crear un tipo enumerado. Ingenier a Inform tica
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4.3 Atributos
Los elementos en VHDL, como se~ales, variables, etc, pueden tener informaci n adicion o nal llamada atributos. Estos atributos est n asociados a estos elementos del lenguaje y a se manejan en VHDL mediante la comilla simple ' ". Por ejemplo, t'LEFT indica el atributo 'LEFT de t que debe ser un tipo escalar este atributo indica el l mite izquierdo
del rango. Hay algunos de estos atributos que est n prede nidos en el lenguaje y a continuaci n a o se muestran los m s interesantes. Suponiendo que t es un tipo escalar tenemos los a siguientes atributos: t'LEFT L mite izquierdo del tipo t.
t'RIGHT L mite derecho del tipo t.
t'LOW L mite inferior del tipo t.
t'HIGH L mite superior del tipo t.
Para tipos t, x miembro de este tipo, y N un entero, se pueden utilizar los siguientes atributos: t'POSx Posici n de x dentro del tipo t. o t'VALN Elemento N del tipo t. t'LEFTOFx Elemento que est a la izquierda de x en t. a t'RIGHTOFx Elemento que est a la derecha de x en t. a t'PREDx Elemento que est delante de x en t. a t'SUCCx Elemento que est detr s de x en t. a a Para a siendo un tipo u elemento de tipo matriz, y N un entero de 1 a al n mero de u dimensiones de la matriz, se pueden usar los siguientes atributos: a'LEFTN L mite izquierdo del rango de dimensi n N de a.
o a'RIGHTN L mite derecho del rango de dimensi n N de a.
o a'LOWN L mite inferior del rango de dimensi n N de a.
o a'HIGHN L mite superior del rango de dimensi n N de a.
o a'RANGEN Rango del ndice de dimensi n N de a.
o a'LENGTHN Longitud del ndice de dimensi n N de a.
o Suponiendo que s es una se~al, se pueden utilizar los siguientes atributos se han n cogido los m s interesantes: a s'EVENT Indica si se ha producido un cambio en la se~al. n s'STABLEt Indica si la se~al estuvo estable durante el ultimo periodo t. n El atributo 'EVENT es especialmente util en la de nici n de circuitos secuenciales para o detectar el anco de subida o bajada de la se~al de reloj. Es por esto que es probablen mente el atributo m s utilizado en VHDL. a
4.4 Declaraci n de constantes, variables y se~ales o n

Un elemento en VHDL contiene un valor de un tipo especi cado. Hay tres tipos de elementos en VHDL, est n las variables, las se~ales y las constantes. Las variables y a n Ingenier a Inform tica
4.4 Declaraci n de constantes, variables y se~ales o n
33
constantes son una cosa muy parecida a las variables y constantes que se encuentran en cualquier lenguaje. Las se~ales, en cambio, son elementos cuyo signi cado es bastante n diferente y es consecuencia directa de que aunque VHDL es un lenguaje muy parecido a los convencionales, no deja en ning n momento de ser un lenguaje de descripci n u o hardware, por lo que cabe esperar algunas diferencias.
Constantes
Una constante es un elemento que se inicializa a un determinado valor y no puede ser cambiado una vez inicializado, conservando para siempre su valor. Ejemplos:
CONSTANT e: real := 2.71828; CONSTANT retraso: time := 10 ns; CONSTANT max_size: natural;
u En la ultima sentencia, la constante max size no tiene ning n valor asociado. Esto se permite siempre y cuando el valor sea declarado en alg n otro sitio. Esto se hace u as para las declaraciones en packages que se ver n m s adelante.
a a
Variables
Una variable es lo mismo que una constante con la diferencia de que su valor puede ser alterado en cualquier instante. A las variables tambi n se les puede asignar un valor e inicial.
VARIABLE contador: natural := 0; VARIABLE aux: bit_vector31 DOWNTO 0;
Es posible, dado un elemento previamente de nido, cambiarle el nombre o ponerle nombre a una parte. Esto se realiza mediante la instrucci n ALIAS que resulta muchas o veces muy util. Ejemplo:
VARIABLE instruccion: bit_vector31 DOWNTO 0; ALIAS codigo_op: bitvector7 DOWNTO 0 IS instruccion31 DOWNTO 24;
Se~ales n
Las se~ales se declaran igual que las constantes y variables con la diferencia de que las n se~ales pueden adem s ser de varios tipos que son normal, register y bus. Por defecto n a son de tipo normal. Al igual que en variables y constantes, a las se~ales se les puede n dar un valor inicial si se quiere. Ejemplos:
SIGNAL selec: bit := '0'; SIGNAL datos: bit_vector7 DOWNTO 0 BUS := B"00000000";

a
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Constantes, se~ales y variables n

Constantes, se~ales y variables son cosas diferentes. Las variables, por ejemplo, s lo n o tienen sentido dentro de un proceso PROCESS o un subprograma, es decir, s lo tieo nen sentido en entornos de programaci n donde las sentencias son ejecutadas en serie, o por tanto las variables s lo se declaran en los procesos o subprogramas. Las se~ales o n pueden ser declaradas unicamente en las arquitecturas, paquetes PACKAGE, o en los bloques concurrentes BLOCK. Las constantes pueden ser habitualmente declaradas en los mismos sitios que las variables y se~ales. n Mientras que las variables son elementos abstractos con poco signi cado f sico, las
se~ales tienen un signi cado f sico inmediato y es el de representar conexiones reales en n
el circuito. La se~ales pueden ser usadas en cualquier parte del programa o descripci n n o y son declaradas siempre en la parte de arquitectura antes del BEGIN. Esto indica que las se~ales son visibles por todos los procesos y bloques dentro de una arquitectura, por n lo que en realidad representan interconexiones entre bloques dentro de la arquitectura. Desde un punto de vista software, las se~ales representan el mecanismo que va a pern mitir ejecutar en paralelo las instrucciones concurrentes, es decir, VHDL implementa el mecanismo de sincronizaci n de procesos por monitorizaci n para la ejecuci n paralela o o o de instrucciones. En un dise~o, las conexiones f sicas entre unos elementos y otros son habitualmente n
declaradas como se~ales. Las entradas y salidas, de nidas en la entidad, son, por lo n tanto, consideradas se~ales. Aunque estas entradas y salidas son en realidad se~ales, n n hay algunas diferencias; por ejemplo las salidas no se pueden leer, es decir, no pueden formar parte del argumento de una asignaci n. De la misma manera, a una entrada no o se le puede asignar un valor en la descripci n. o La diferencia principal entre variables y se~ales es que una asignaci n a una variable n o se realiza de forma inmediata, es decir, la variable toma el valor que se le asigna en el mismo momento de la asignaci n. La se~al, en cambio, no recibe el valor que se o n le est asignando hasta el siguiente paso de simulaci n, es decir, cuando el proceso a o se acaba al encontrar una sentencia WAIT dentro de un proceso o al nal de ste si e no tiene sentencias de espera. Esta forma extra~a en que se les asignan valores a las n se~ales se entender mejor cuando se explique el signi cado de los procesos, la ejecuci n n a o concurrente y secuencial, y los pasos de simulaci n. o
4.5 Declaraci n de entidad y arquitectura o

Ya se ha visto, en anteriores ejemplos, c mo se declaran tanto las entidades como las o arquitecturas. Veremos a continuaci n que en la declaraci n de estas estructuras se o o pueden incluir otros elementos, aunque en la mayor a de los casos tanto la entidad
como la estructura se declaran de las formas vistas hasta el momento.
Declaraci n de entidad o
La entidad es la parte del programa que de ne el m dulo. Es decir, de ne las entradas o y salidas del circuito. Adem s, la entidad es la estructura que permite en VHDL a realizar dise~os jer rquicos, ya que un dise~o jer rquico es generalmente una colecci n n a n a o Ingenier a Inform tica
35
de m dulos interconectados entre s . En VHDL estos m dulos se de nen mediante la o

o palabra clave ENTITY:
id_instr: ENTITY nombre IS GENERIClista de propiedades; PORTlista de puertos; declaraciones BEGIN sentencias END nombre;
Se observa f cilmente que la declaraci n de entidad es una cosa algo m s compleja de a o a lo que se hab a visto. La primera cosa que destaca es la palabra id instr, seguida por
dos puntos, delante de ENTITY. Esto es algo com n a todas las instrucciones en VHDL, u siempre se puede poner un nombre para identi car unas instrucciones de otras. Este nombre es opcional, se puede poner casi en cualquier instrucci n, y permite realizar o un mejor seguimiento de la ejecuci n de un programa durante la simulaci n. Esta o o informaci n extra est especialmente indicada para estructuras de tipo PROCESS que de o a por s no tienen ning n nombre asignado, pero se puede usar en casi cualquier otro tipo
u de estructura. Las partes GENERIC y PORT son las m s usadas en la entidad. La instrucci n GENERIC a o sirve para de nir y declarar propiedades o constantes del m dulo que est siendo declao a rado en la entidad. Las constantes declaradas aqu tienen el mismo signi cado que las
constantes declaradas como par metros en las funciones y procedimientos que se ver n a a m s adelante. Es decir, a la entidad se le pueden pasar como par metros las constantes a a de nidas en GENERIC, si se pasan valores entonces la constante tomar el valor que se a le pasa, y sino se le pasa ning n valor, la constante tomar el valor que se asigne en u a GENERIC. Con la palabra clave PORT, tambi n opcional como el resto de partes de la entidad, e se de nen las entradas y salidas del m dulo que est siendo de nido. Esta forma de o a declarar estas entradas y salidas ya se ha visto, y simplemente consiste en un nombre, seguido por el tipo de conexi n, y seguido por el tipo de datos de la l nea. Hab amos o

visto dos tipos de conexiones que eran IN, para indicar entrada, y OUT para indicar salida. La diferencia entre IN y OUT es importante: las se~ales de entrada se pueden leer n pero no pueden asign rseles ning n valor, es decir, no se puede cambiar su valor a u en el programa, y vienen a ser como constantes. Las se~ales de salida pueden cambiar n y se les pueden asignar valores, pero no pueden leerse, es decir, no pueden ser usadas como argumentos en la asignaci n de cualquier elemento del VHDL. o Junto a los tipos IN y OUT existen otros que tambi n pueden ser usados. Estos otros e tipos son el INOUT que sirve tanto de entrada como de salida por lo que pueden ser usados en el programa como de lectura y escritura. Hay que tener un poco de cuidado con este tipo, ya que su signi cado hardware nunca hay que olvidarlo de manera que pueden producirse contenciones en la misma l nea, cuesti n que a nivel de programa
o importa poco, pero que a nivel de hardware puede destruir un chip. Otro tipo que existe es el BUFFER que es equivalente al INOUT visto con anterioridad, con la diferencia de que s lo una fuente puede escribir sobre l. El ultimo tipo, muy poco usado, es el o e LINKAGE que es como el INOUT tambi n pero que s lo puede ser usado con elementos e o de tipo LINKAGE. Si no se especi ca el tipo de puerto se supone el tipo IN por defecto. Ingenier a Inform tica
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Por ultimo, la parte de declaraciones es opcional, como todo lo que va dentro de la entidad, y sirve para realizar algunas declaraciones de constantes, etc. A continuaci n o le sigue un bloque BEGIN, tambi n opcional, donde se pueden incluir sentencias. Esta e parte no se suele usar casi nunca. El tipo de sentencias que se pueden usar en esta parte son muy restringidas y se limitan a sentencias de indicaci n de errores o comprobaci n o o de alguna cosa. Ejemplos de declaraci n de entidad: o
ENTITY rom IS GENERICtamano, ancho: positive; PORTenable : IN bit; address : IN bit_vectortamano-1 DOWNTO 0; data: OUT bit_vectorancho-1 DOWNTO 0; END rom; ENTITY procesador IS GENERICmax_freq: frequency := 30 MHz; PORTclk: IN bit; address: OUT integer; data: INOUT word_32; control: OUT proc_control; ready: IN bit; END procesador;
Declaraci n de arquitectura o
En la arquitectura es donde se de ne el funcionamiento del m dulo de nido en la o entidad. Una arquitectura siempre est referida a una entidad concreta por lo que no a tiene sentido hacer declaraciones de arquitectura sin especi car la entidad. Una misma entidad puede tener diferentes arquitecturas, es en el momento de la simulaci n o la o s ntesis cuando se especi ca qu arquitectura concreta se quiere simular o sintetizar.
e La declaraci n de la arquitectura se realiza mediante la palabra clave ARCHITECTURE o y su sintaxis completa es:
id_instr: ARCHITECTURE nombre OF la_entidad IS declaraciones BEGIN Instrucciones END nombre;
La estructura de esta declaraci n es parecida a la que ya se hab a visto en los o

ejemplos. Antes de de nir la funcionalidad en el bloque BEGIN...END, hay una parte declarativa donde se de nen los subprogramas funciones, procedimientos, etc, declaraciones de tipo, declaraciones de constantes, declaraciones de se~ales, declaraciones de alias, n declaraciones de componentes, etc. Es importante destacar que las se~ales s lo pueden n o ser declaradas dentro de la parte declarativa de una arquitectura. A continuaci n vienen, despu s del BEGIN, todas las instrucciones que de nen el o e comportamiento, estructura y funcionalidad del circuito. Hay que destacar que dentro de la arquitectura las instrucciones son de dos tipos, o concurrentes, o de instanciaci n o que es en realidad tambi n una construcci n concurrente. En el caso de de nir estruce o tura las instrucciones ser n de instanciaci n, es decir, de colocaci n de componentes a o o y las conexiones entre ellos. En el caso de querer una descripci n m s abstracta se o a Ingenier a Inform tica
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pueden utilizar las asignaciones concurrentes RTL que se ver n a continuaci n. Hay a o que rese~ar que una de estas instrucciones concurrentes es el bloque PROCESS dentro n del cual la ejecuci n puede ser secuencial. o

a
38

a
Cap tulo 5
Ejecuci n concurrente o
Se vio en el ejemplo 3.1, en el cap tulo 3, que el lenguaje VHDL no s lo serv a para
o
la descripci n estructural de un circuito sino tambi n para su descripci n funcional. o e o En VHDL existen dos aproximaciones a la descripci n comportamental de un ciro cuito. Por un lado se pueden especi car las ecuaciones de transferencia entre diferentes objetos en VHDL. A esta posibilidad de descripci n de un circuito se le llama descripo ci n de ujo de datos, o tambi n, re ri ndose al nivel de abstracci n descripci n a nivel o e e o o de transferencia entre registros, conocido por las siglas RTL Register Transfer Level. Existe otra forma de describir circuitos en un nivel de abstracci n todav a m s elevado. o
a A este nivel se le conoce como descripci n comportamental propiamente dicha. Esta o segunda posibilidad incluye a la primera y permite al dise~ador de circuitos describir n la funcionalidad en un nivel de abstracci n alto. o La diferencia m s importante entre un estilo de descripci n y el otro es que la a o ejecuci n, o interpretaci n de sentencias en el nivel RTL es concurrente, es decir, las o o sentencias, m s que mandatos o comandos, indican conexiones o leyes que se cumplen, a por tanto, es como si se ejecutaran continuamente. En la descripci n comportamental o abstracta es posible describir partes con instrucciones que se ejecutan en serie de la misma manera que se ejecutan los comandos en un lenguaje como el C o Pascal. A nivel de s ntesis siempre es m s sencillo sintetizar un circuito descrito al nivel
a RTL que otro descrito en un nivel m s abstracto. Esto es debido a que la mayor a de a
estructuras de la descripci n RTL tienen una correspondencia casi directa con su impleo mentaci n hardware correspondiente. En un nivel m s abstracto, la s ntesis autom tica o a
a del circuito es m s compleja, especialmente debido a la ejecuci n en serie de las instruca o ciones que tienen mucho sentido en la ejecuci n de programas, pero cuyo signi cado o hardware es algo m s difuso. a
5.1 Ejecuci n concurrente y ejecuci n serie o o

En lenguajes como el C, Pascal, Fortran, etc. la ejecuci n de las sentencias es en serie. o Esto signi ca que las sentencias son ejecutadas una tras otra por el microprocesador. Naturalmente esta ejecuci n es unicamente v lida para arquitecturas basadas en un o a unico procesador con memoria principal. Naturalmente este es un caso particular de sistema, muy utilizado por otra parte, pero que no se trata del caso general. En general, cualquier sistema hardware est compuesto por numerosas unidades procesadoras con a 39
40
unidades de almacenamiento distribuidos. En estos sistemas se puede hacer una programaci n en serie, pero resulta poco efectiva puesto que no se explota el paralelismo que o una arquitectura as puede proveer. Para especi car la funcionalidad de un sistema que
permita paralelismo, es necesario utilizar un lenguaje que permita una especi caci n o concurrente, paralela, de sus instrucciones siendo la ejecuci n serie un caso particular o de la ejecuci n concurrente. o Un sistema digital peque~o, por ejemplo un sumador o multiplicador, se puede ver n como un sistema compuesto por m ltiples unidades procesadoras puertas NAND y u NOR y por tanto se puede decir que se trata de un sistema multiprocesador, si bien no es lo que com nmente se entiende como tal. En este caso, cada procesador es una u unidad muy simple, una puerta l gica, pero no por ello deja de ser un sistema con o m ltiples unidades funcionales; por lo tanto, la descripci n de tal sistema, aun siendo u o tan simple, debe ser concurrente. Es por esto que cualquier lenguaje que pretenda describir hardware debe ser como m nimo concurrente, es decir, sus sentencias no se
ejecutan cuando les llega el turno sino que son como aseveraciones que se deben cumplir siempre. La arquitectura t pica monoprocesadora es un circuito hardware y por tanto inter
namente tendr muchas unidades funcionales que funcionan en paralelo, sin embargo, a desde el punto de vista del programador del sistema s lo existe un procesador que es el o que ejecuta el programa que se le introduce. Es por esto que s lo existe una instrucci n o o concurrente, que es precisamente el programa serie que se est ejecutando. a Es conocida la facilidad algor tmica de una ejecuci n serie, y es por esto por lo que
o resulta tan sencillo programar un sistema monoprocesador. Esto es debido en parte al nivel de abstracci n que se consigue con una descripci n algor tmica serie al encontrarse o o
cercano a la forma en que los seres humanos abordamos los problemas. Por lo tanto, se puede decir que la ejecuci n serie se encuentra en un nivel alto de abstracci n, o m s o o a cercano al pensamiento humano, que la concurrente. Es por esto que en un alto nivel de abstracci n de un circuito deba poderse incluir una descripci n serie de lo que se o o quiere describir. Lenguajes como el VHDL o el ADA, pensados para programar y describir sistemas ADA, o circuitos VHDL, deben ser en primer lugar de ejecuci n concurrente, y teo ner, como caso particular de sentencia concurrente, la posibilidad de ejecuci n serie de o alguna parte de c digo. En el caso del VHDL, cuyo objetivo es m s la descripci n de o a o los circuitos poco complejos de nivel medio, es bastante com n que toda la descripci n u o sea a base de sentencias concurrentes. A una descripci n de este tipo, muy cercana al o hardware f sico, se le llama descripci n de transferencia entre registros. Si adem s la
o a descripci n incluye sentencias que se ejecutan en serie, entonces el nivel de abstracci n o o con el que se est describiendo el circuito es m s alto y se considera que la descripci n a a o es puramente comportamental. La descripci n de transferencia de registros se encono trar a por tanto a mitad de camino entre una descripci n puramente estructural y la
o puramente comportamental.
5.2 Descripci n comportamental RTL o

Este estilo de descripci n se encuentra a mitad de camino entre una descripci n eso o tructural del circuito y una descripci n completamente abstracta del mismo. En cierto o sentido es parecido a un netlist, pero en este caso las interconexiones son entre objeIngenier a Inform tica
5.3 Estructuras de la ejecuci n concurrente RTL o
41
tos abstractos del lenguaje en vez de entre componentes f sicos. Adem s, se permiten
a estructuras de tipo condicional que facilitan la abstracci n de ciertos comportamientos. o A esta descripci n se le llama tambi n de ujo de datos puesto que las instrucciones o e son todas de asignaci n, siendo precisamente los datos los que gobiernan el ujo de o ejecuci n de las instrucciones. o En el ejemplo 3.1 se mostr la descripci n de un multiplexor sencillo. Entonces se o o presentaron tres posibles descripciones, la primera, que era completamente estructural, y las otras dos comportamentales, una de ellas con ejecuci n serie y la otra, de la que o se dieron dos ejemplos, RTL. De los dos ejemplos de descripci n RTL, hab a uno con una unica instrucci n, y otro o
o con tres m s cercano al hardware. Es f cil comprobar que la descripci n con una unica a a o instrucci n es incluso m s simple que la vista en aquel ejemplo donde hab an, adem s, o a
a otras sentencias y bloques como el PROCESS cuyo signi cado se entender mejor m s a a adelante cuando se explique el estilo de descripci n completamente comportamental o o abstracto. Se observa que la ejecuci n en estas descripciones RTL no es serie, es decir, no se o ejecuta instrucci n por instrucci n, sino que la unica instrucci n que hay se ejecuta o o o continuamente, o sea, como si siempre estuviera activa. A esta forma de ejecutarse las instrucciones se la conoce como ejecuci n concurrente y es propia de las descripciones o RTL. Veremos a continuaci n un ejemplo de esta ejecuci n concurrente. o o
Ejemplo 5.1 Realizar una descripci n RTL, transferencia entre registros, de un como parador de dos buses a y b de 11 bits. El comparador tendr tres salidas activas a a nivel alto. Una se activar si a=b, otra si a b, y la ultima si a b. a
ENTITY comp IS PORTa,b: IN bit_vector10 DOWNTO 0; amayb,aeqb,amenb: OUT bit; END comp; ARCHITECTURE BEGIN amayb ='1' aeqb ='1' amenb ='1' END flujo; flujo OF comp IS WHEN a b ELSE '0'; WHEN a=b ELSE '0'; WHEN a b ELSE '0';
En esta ocasi n se tienen tres instrucciones en vez de una. Estas instrucciones no se o ejecutan en serie, sino de forma concurrente. Es decir, cuando se simula este circuito, se leen estas instrucciones de manera que si alguna de las se~ales que intervienen cambia n a o b entonces se ejecutan las instrucciones que se vean afectadas por este cambio, en este caso todas.

La instrucci n b sica de la ejecuci n concurrente es la asignaci n entre se~ales que o a o o n viene gobernada por el operador =. Para facilitar la tarea de realizar asignaciones algo complejas, VHDL introduce algunos elementos de alto nivel como son instrucciones condicionales, de selecci n, etc. En los ejemplos anteriores ya se han mostrado algunas o Ingenier a Inform tica
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de estas instrucciones como la instrucci n condicional b sica que se hac a mediante o a

la construcci n WHEN..ELSE. Veremos a continuaci n otras estructuras propias de la o o ejecuci n concurrente o descripci n RTL. o o
Asignaci n condicional: o
WHEN...ELSE
Ya se ha visto anteriormente y su utilizaci n es muy sencilla. Es importante, en toda o expresi n condicional que describa hardware de forma concurrente, incluir todas las o opciones posibles y contemplar todos los casos posibles de variaci n de una variable. o En este sentido es obligatorio siempre acabar esta expresi n condicional con un ELSE. o Se pueden anidar varias condiciones en una misma asignaci n. Ejemplo: o
s ='1' WHEN a=b ELSE '0' WHEN a b ELSE 'X';
Asignaci n con selecci n: o o
WITH...SELECT...WHEN
Es una ampliaci n del condicional y es similar a las construcciones case o switch del o Pascal o C. La asignaci n se hace seg n el contenido de cierto objeto o resultado de o u cierta expresi n. Ejemplo: o
WITH estado SELECT semaforo ="rojo" "verde" "amarillo" "no funciona" WHEN WHEN WHEN WHEN "01", "10", "11", OTHERS;
Es obligatorio, al igual que ocurr a con la asignaci n condicional, incluir todos los
o posibles valores que pueda tomar la expresi n. Por lo tanto, si no se especi can todos o los valores en las cl usulas WHEN entonces hay que incluir la clausula WHEN OTHERS. Esto a es as ya que de lo contrario la expresi n podr a tomar valores frente a los cuales no se
o
sabe qu respuesta dar. e
Bloque concurrente:
BLOCK
En muchas ocasiones es interesante agrupar sentencias de ejecuci n concurrente en o bloques. Estos bloques son el mecanismo que tiene VHDL para la realizaci n de dise~os o n modulares, de alguna manera tienen cierta equivalencia con las hojas de la captura de esquemas. Estos bloques van a permitir adem s subdividir un mismo programa en a una jerarqu a de m dulos ya que estos bloques o m dulos pueden estar unos dentro de
o o otros. Estos bloques est n de nidos dentro de la arquitectura en entornos de ejecuci n a o concurrente y de alguna manera son equivalentes a entidades ya que se les puede de nir entradas y salidas, aunque quiz su uso m s normal es el agrupamiento de instrucciones a a para separar el dise~o en m dulos. n o La estructura general de la declaraci n de bloque se muestra a continuaci n: o o
block_id: BLOCKexpresion de guardia

a

cabecera declaraciones BEGIN sentencias concurrentes END BLOCK block_id;
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El nombre block id es opcional y su uso sirve para nombrar a diferentes bloques en un mismo dise~o y as ayudar en la depuraci n, simulaci n y sobre todo en la legibilidad n
o o del programa. La cabecera puede tener clausulas de tipo gen rico, declaraciones de puertos de e entrada salida, etc, es decir, es equivalente a la declaraci n de entidad y su alcance es o el del bloque. El hecho de poder declararse puertos de entrada y salida en un bloque, y as conectarlos con un nivel superior dentro del programa, es especialmente interesante
ya que va a permitir el uso de un bloque, que por ejemplo ten amos en otro dise~o, e
n incorporarlo al nuevo sin necesidad de cambiar todas las se~ales internas del bloque. n Por ejemplo, supongamos que tenemos una memoria ROM de nida como bloque con entradas direccion y enable, y salida dato; entonces estas se~ales se de nen con n PORT como la entidad, y la conexi n entre estas se~ ales y todo lo de fuera, que vamos a o n suponer que son las se~ales rom dir, rom ena y rom dato, mediante PORT MAP, es decir: n
rom: BLOCK PORTdireccion: IN bit_vector15 DOWNTO 0; enable: IN bit; dato: OUT bit_vector7 DOWNTO 0; PORT MAPdireccion= rom_dir,enable= rom_ena,dato= rom_dato; BEGIN ... END BLOCK rom;
En la parte de declaraci n se puede incluir desde subprogramas a se~ales al igual o n que al principio de la arquitectura, siendo la visibilidad local al bloque lo que permite la modularidad y portabilidad del c digo. o La expresi n de guardia es opcional, y permite la habilitaci n o deshabilitaci n de la o o o asignaci n de determinadas se~ales dentro del bloque, en concreto, aquellas que empleen o n la palabra clave GUARDED vigilado en su asignaci n. La expresi n de guardia es de o o tipo booleano, de manera que si es cierta la condici n se realizan todas las asignaciones, o y si es falsa se realizar n todas menos las vigiladas. Un ejemplo sencillo, aunque no es a lo habitual, es de nirse un registro activo por nivel alto del reloj, osea:
latch: BLOCKclk='1' BEGIN q =GUARDED d; END BLOCK latch;
S lo cuando clk sea uno, la entrada pasar a la salida, en caso contrario la salida o a no cambia por mucho que cambie la entrada, por tanto, se trata efectivamente de un cerrojo activo por nivel alto. Por ultimo, encerrados entre el BEGIN...END se encuentran las instrucciones concu rrentes a ejecutar, por lo que se pueden incluir otros bloques dentro de un bloque, dando como resultado un dise~o jer rquico. A continuaci n se da un ejemplo de descripci n n a o o de ujo de datos t pica.
44
izquierda un bus de entrada de 4 bits. El circuito est controlado por una se~al de dos a n bits de manera que cuando esta se~al es 00" no desplaza. Si es 01" el desplazamiento n es a izquierdas. Si es 10" el desplazamiento es a derechas, y si es 11" se produce una rotaci n a derechas. En el caso de desplazamientos se introduce un cero en el hueco o que quede libre. Realizar una descripci n con la estructura WHEN...ELSE y otra con la o WITH...SELECT.
ENTITY shifter PORT shftin: shftout: shftctl: END shifter; IS IN bit_vector0 TO 3; OUT bit_vector0 TO 3; IN bit_vector0 TO 1;
Ejemplo 5.2 Realizar la descripci n RTL de un circuito que desplace a derecha o o
ARCHITECTURE flujo1 OF shifter IS BEGIN shftout =shftin WHEN shftctl="00" ELSE shftin1 TO 3&'0' WHEN shftctl="01" ELSE '0'&shftin0 TO 2 WHEN shftctl="10" ELSE shftin3&shftin0 TO 2; END flujo1; ARCHITECTURE flujo2 OF shifter IS BEGIN WITH shftctl SELECT shftout =shftin shftin1 TO 3&'0' '0'&shftin0 TO 2 shftin3&shftin0 TO 2 END flujo2;
WHEN WHEN WHEN WHEN
"00", "01", "10", "11";

a
Cap tulo 6
Descripci n serie comportamental o abstracta
La descripci n RTL es una descripci n bastante cercana al hardware real. Las o o estructuras condicionales vistas para esta ejecuci n concurrente le dan al programador o un cierto nivel de abstracci n bastante m s elevado que el que se puede alcanzar con un o a Netlist o una descripci n estructural pura de un circuito. Sin embargo, para sistemas o mucho m s complejos que los ejemplos que se est n mostrando aqu , se hace necesario a a
un grado de abstracci n todav a m s elevado. o
a Los lenguajes de programaci n software son un ejemplo claro de lenguajes de deso cripci n comportamental de alto nivel, si bien el objetivo es bastante diferente. La o diferencia fundamental entre el lenguaje VHDL que se ha visto hasta ahora, y estos lenguajes de soft, es el modo de ejecuci n. Mientras el VHDL, hasta ahora, se ejecuo taba de forma concurrente, los lenguajes software se ejecutan en serie, lo que permite la utilizaci n de estructuras como bucles que no son posibles, de forma directa, en o una ejecuci n concurrente. En realidad, no todos los lenguajes de programaci n son o o en serie, un ejemplo de lenguaje de programaci n cuya ejecuci n es concurrente es el o o Prolog. En este lenguaje se declaran reglas que se ejecutan cuando cambian algunos de los argumentos de estas reglas. La ejecuci n concurrente en VHDL funciona igual que o en Prolog, es decir, lo que se hace es declarar reglas o leyes que en el caso del VHDL son leyes el ctricas que se traducen casi directamente en conexiones; cuando cambian e algunos de los argumentos de la asignaci n, entonces se ejecuta la instrucci n. o o Como la programaci n concurrente no es siempre la m s c moda para la descripci n o a o o de ideas, VHDL tambi n permite una programaci n en serie. En VHDL esta prograe o maci n serie se de ne dentro de bloques indicados con la palabra clave PROCESS. Por o tanto, siempre que en VHDL se precise de una descripci n en serie, se deber utilizar o a un bloque de tipo PROCESS. En un mismo programa pueden haber m ltiples bloques PROCESS. En el caso de u haber varios de estos bloques, cada uno de ellos equivale a una instrucci n concurrente. o Es decir, internamente a los PROCESS la ejecuci n de las instrucciones es serie, pero entre o los propios bloques PROCESS, que pueden convivir con otras instrucciones concurrentes, la ejecuci n es concurrente. o Se plantea una cuesti n de forma inmediata, y es que si un bloque PROCESS es en o realidad una instrucci n concurrente c mo se activa esta instrucci n? es decir, cuando o o o se ejecuta? En la ejecuci n concurrente se hab a visto que una instrucci n se activaba o o
o 45
46
Descripci n serie comportamental abstracta o
ejecutaba cuando alguno de los argumentos que interven an en la asignaci n cambiaba.

o En el caso de un bloque PROCESS esto es mucho m s complejo ya que dentro de un bloque a de este tipo pueden haber muchas instrucciones, asignaciones, condiciones, bucles, y no parece que tenga que existir un convenio para la ejecuci n. Para poder indicarle al o programa cu ndo activar o ejecutar un bloque PROCESS existen dos procedimientos. a Lo normal es utilizar una lista sensible, es decir, una lista de se~ales, de manera que n cuando se produzca un cambio en alguna de las se~ales, entonces se ejecuta el PROCESS. n La otra opci n consiste en utilizar una sentencia WAIT en alg n lugar dentro del bloque o u PROCESS. M s adelante se explicar n con mayor detalle estos mecanismos. a a
5.1.
Ejemplo 6.1 Realizar la descripci n comportamental serie del comparador del ejemplo o
ARCHITECTURE abstracta OF comp IS BEGIN PROCESSa,b -- se ejecuta cuando a o b cambian BEGIN IF a b THEN amayb ='1'; aeqb ='0'; amenb ='0'; ELSIF a b THEN amayb ='0'; aeqb ='0'; amenb ='1'; ELSE amayb ='0'; aeqb ='1'; amenb ='0'; END IF; END PROCESS; END abstracta;
Esta descripci n del ejemplo es correcta, pero no hay que olvidar que dentro de un o la ejecuci n es serie, por tanto este mismo ejemplo se puede describir de forma o algo m s sencilla como: a
PROCESS
ARCHITECTURE abstracta OF comp IS BEGIN PROCESSa,b -- se ejecuta cuando a o b cambian BEGIN amayb ='0'; aeqb ='0'; amenb ='0'; IF a b THEN amayb ='1'; ELSIF a b THEN amenb ='1'; ELSE aeqb ='1'; END IF; END PROCESS; END abstracta;
Aunque sint cticamente es correcto, y una simulaci n de este ejemplo dar a los a o
resultados que se esperan, lo m s probable es que una herramienta de s ntesis no nos a
dejara usar una descripci n as . El problema es que los algoritmos de s ntesis tienen o

problemas cuando a una se~al se le asignan varias cosas en un mismo proceso, aunque n sea una detr s de otra. a Ingenier a Inform tica
6.1 Diferencias entre variable y se~al n
6.1 Diferencias entre variable y se~al n
47
Una de las cosas que m s chocan al programador experimentado con otros lenguajes, a y que se enfrenta por primera vez a alg n lenguaje de descripci n hardware, y m s u o a concretamente al VHDL, es la diferencia entre se~al y variable. n Hasta ahora, en la ejecuci n concurrente, las variables no exist an y s lo se dispon a o
o
de las se~ales. En la ejecuci n concurrente no hay mucha diferencia entre lo que es una n o se~al y lo que es una variable normal y corriente en cualquier otro lenguaje. Aparenn temente, cuando en la ejecuci n concurrente una se~al recibe un valor, la se~al toma o n n inmediatamente este valor. Cuando se explique m s adelante el VHDL para simulaa ci n, se ver que este inmediatamente es en realidad un paso de simulaci n, que si no o a o se especi ca ning n retraso, implicar que la se~al toma ese valor en el momento de la u a n asignaci n. o En realidad, lo que ocurre en la asignaci n de una se~al es que en el momento actual, o n o en el paso de simulaci n actual indicamos que se quiere que, en el pr ximo paso de o o simulaci n o m s tarde si se especi ca un retraso, la se~al adquiera el valor que se le o a n est asignando en este momento. En una asignaci n concurrente esto equivale a que la a o asignaci n se realice de forma instant nea, pero eso es debido a que cuando se acaba o a de ejecutar una instrucci n concurrente, se pasa inmediatamente al siguiente paso de o simulaci n. o Un bloque de tipo PROCESS es equivalente a una unica instrucci n concurrente for o mada por numerosas instrucciones en serie. Como se trata de una unica instrucci n o concurrente, todas las instrucciones serie internas ocurren en el mismo paso de simulaci n, y no se pasa al siguiente paso de simulaci n hasta que se haya completado la o o ejecuci n del PROCESS. Esto quiere decir que dentro de un bloque PROCESS, las se~ales o n conservan su valor y no cambian hasta que el bloque termina de ejecutarse, momento en el cual, ya tienen el valor que se les haya asignado durante la ejecuci n del proceso o debido a que se encontrar en el siguiente paso de simulaci n. a o Para verlo un poco m s claro se puede decir que una se~al es como una caja con a n dos secciones. Una, que es la secci n que se suele ver, y que es la que contiene el valor o actual, y otra, separada, que contiene el valor futuro. Cuando leemos una se~al estamos n echando mano de la secci n donde se guarda el valor actual. Cuando se le asigna algo o a una se~al estamos escribiendo en la secci n dedicada al valor futuro. S lo cuando se n o o acaba la ejecuci n de la instrucci n concurrente, lo que se encuentra en la secci n de o o o valor futuro pasa a la secci n de valor actual. o De ahora en adelante, a la secci n del valor futuro, donde se escriben siempre los o valores, lo llamaremos driver de la se~al, y a la secci n de valor actual lo llamaremos n o simplemente se~al. En realidad, y se ver mejor en el apartado de simulaci n, hay un n a o unico valor actual, sin embargo, pueden haber varios valores futuros ya que se puede hacer una lista de los valores que tomar la se~al en el futuro. Esto, que ahora no tiene a n mucho sentido puesto que las se~ales toman su valor inmediatamente en la ejecuci n n o concurrente, ser muy util cuando se expliquen los retrasos en la simulaci n. a o Las variables son algo diferente ya que tienen exactamente el mismo signi cado que las variables en cualquier otro lenguaje. Para empezar, s lo pueden ser usadas o en entornos serie, por lo que solamente se las puede de nir dentro de procesos o en subprogramas. Para continuar, y sta es la diferencia m s importante, las variables e a toman inmediatamente su valor en el momento de la asignaci n. Es decir, son iguales o Ingenier a Inform tica
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que las variables de cualquier otro lenguaje. Estas diferencias entre variable y se~al se ven mucho mejor en el siguiente ejemplo: n
-- Uso incorrecto de las senyales ARCHITECTURE ejemp1 OF cosa IS SIGNAL a,b,c,x,y: integer; BEGIN p1: PROCESSa,b,c BEGIN c =a; -- Se ignora x =c+2; c =b; -- Se mantiene y =c+2; END PROCESS p1; END ejemp1; -- Uso correcto de las variables ARCHITECTURE ejemp1 OF cosa IS SIGNAL a,b,x,y: integer; BEGIN p1: PROCESSa,b VARIABLE c: integer; BEGIN c:=a; -- Inmediato x =c+2; c:=b; -- Inmediato y =c+2; END PROCESS p1; END ejemp1;
En el ejemplo de la izquierda s lo se utilizan se~ales y la ejecuci n tiene lugar de o n o la siguiente manera: En primer lugar se hace el driver de c igual a a, lo cual s lo o est indicando que tomar ese valor en el pr ximo paso de simulaci n, pero no en el a a o o presente. A continuaci n se hace lo mismo con x asign ndosele a su driver el valor de la o a expresi n c+2, es decir, el valor que contuviera c antes de empezar la ejecuci n, porque o o el valor que se le asign en el paso anterior todav a no est presente. Luego se hace o
a c =b, es decir, que se est sustituyendo el valor del driver de c, que era a, por la se~ al a n b. Esto quiere decir que el valor futuro de c ya no ser a como estaba previsto sino a b. A continuaci n se hace y =c+2 de manera que a y se le asigna el valor c+2, pero o cogiendo como c el valor de la se~al antes de empezar el proceso. n En de nitiva, supongamos que antes de iniciarse la ejecuci n c=2, a=4 y b=6 por o ejemplo. Entonces, al nal de la ejecuci n de este PROCESS, tenemos que c=b=6, x=4 y o y=4. De todas formas la ejecuci n no ha terminado todav a puesto que c ha cambiado, o
y como est en la lista sensible se volver a ejecutar. De manera que se repiten de a a nuevo las operaciones, es decir, primero se hace el driver de c igual a a, luego se hace x =c+2, con lo que x=8, luego se mete b en c, y por ultimo se hace y =c+2 con lo que y=8. Vemos que c conserva su valor puesto que sigue siendo c=b=6, por lo tanto la ejecuci n se detiene. o Se ha visto que la instrucci n segunda c =a se ha ignorado completamente en o toda la ejecuci n. Esto es debido a que la instrucci n tercera c =b, al venir despu s, o o e sobreescribe el driver de c, por lo que en realidad c nunca puede tomar el valor a. En el ejemplo de la derecha, se puede ver c mo hacer para que c tome valores instant neos o a y que la ejecuci n sea como en un principio se espera. o En el programa de la derecha del ejemplo anterior, primero se de ne c como una variable en vez de como se~al. Esta de nici n se hace dentro del PROCESS puesto que n o s lo dentro de la ejecuci n serie las variables tienen sentido. Tambi n c desaparece de o o e la lista sensible puesto que las variables son internas a los PROCESS y nunca pueden formar parte de las listas sensibles. La ejecuci n es bien simple. Primero c toma el valor de a, y como es una variable o toma este valor de forma inmediata, es decir, c toma el valor 4 justo en este momento. A continuaci n se hace el driver de x igual a c+2, como c vale 4, entonces x tomar el o a valor 6 en el pr ximo paso de ejecuci n. A continuaci n se hace c:=b de manera que o o o ahora c vale 8. Despu s viene y =c+2, por lo que y valdr , cuando se acabe la ejecuci n, e a o 8. Al nal del PROCESS por tanto, ocurrir que x=6 y y=8. No se volver a ejecutar a a puesto que ni a ni b han cambiado. Ingenier a Inform tica
6.2 Estructuras de la ejecuci n serie o
49
A continuaci n se ver n las estructuras m s comunes de la ejecuci n serie y se ver n o a a o a algunas caracter sticas t picas de este tipo de ejecuci n que es sin duda la m s utilizada

o a en VHDL por permitir un alto grado de abstracci n y encontrase m s cerca del lenguaje o a natural.
El bloque de ejecuci n serie: o
PROCESS
La forma de entrar en la ejecuci n serie dentro de un programa en VHDL es mediante o la de nici n de un bloque PROCESS. Su estructura y funcionamiento se han visto ya o pero se comentar n a continuaci n con un poco m s de detalle. La declaraci n es como a o a o sigue:
proc_id: PROCESSlista sensible declaraciones BEGIN instrucciones serie END PROCESS proc_id;
El proc id es simplemente una etiqueta opcional y que puede servir para ponerle nombre a los diferentes procesos de una descripci n. La lista sensible es tambi n o e opcional y contiene una lista de se~ales separadas por comas. La ejecuci n del PROCESS n o se activa cuando se produce un evento, o cambio, en alguna de las se~ales de la lista n sensible. En el caso de no existir lista sensible, la ejecuci n se controla mediante el o uso de sentencias WAIT dentro del PROCESS. Esta sentencia WAIT se ver m s adelante. a a En cualquier caso debe existir o una lista sensible, o una o m s sentencias WAIT de lo a contrario se ejecutar a el proceso una y otra vez entrando la simulaci n en un bucle
o in nito del que no se puede salir. La parte de declaraci n es parecida a la de otras estructuras, de forma que se pueden o de nir aqu variable, tipos, subprogramas, atributos, etc. pero en ning n caso se~ales.
u n En interesante destacar que este es el unico lugar, aparte de en los subprogramas, donde se pueden de nir las variables, cosa que no se puede hacer en otros tipos de estructura como entidades, bloques, arquitecturas o paquetes. A continuaci n, y entre o el BEGIN...END, vienen todas las instrucciones serie, que, como veremos, presentan sus propios elementos sint cticos, siendo la asignaci n simple el unico elemento com n con a o u la ejecuci n concurrente. o
Sentencia de espera:
WAIT
La ejecuci n de un bloque PROCESS, sino se indica nada m s, se realiza de forma cono a tinuada como si de un bucle se tratara. Es decir, se ejecutan todas las instrucciones y se vuelve a empezar. Esto no tiene mucho sentido en simulaci n puesto que nunca se o podr a salir de un proceso y la simulaci n no acabar a nunca. Por lo tanto, debe existir
o
un mecanismo que permita detener la ejecuci n del bloque serie. Una de las formas de o detener la ejecuci n es mediante la inclusi n de la lista sensible. La inclusi n de esta o o o lista equivale a la adici n de una sentencia de espera al nal del proceso que detenga o la ejecuci n del PROCESS hasta que alguna de las se~ales de la lista sensible cambie. o n Ingenier a Inform tica
50
Aunque la utilizaci n de la lista sensible es su ciente para la mayor a de procesos en o

un programa, en realidad existe una posibilidad m s compleja de detener la ejecuci n a o del bloque serie resultando la lista sensible un caso particular de esta operaci n m s o a compleja. La forma gen rica de detener la ejecuci n en un proceso se realiza mediante e o la palabra clave WAIT que suspende la ejecuci n hasta que se cumple una condici n o o o evento especi cada en la propia sentencia. La sintaxis es como sigue:
WAIT ON lista_sensible UNTIL condicion FOR timeout;
La lista sensible es simplemente una lista de se~ales separadas por comas. La n condicion es una condici n que cuando se cumple sigue la ejecuci n. El timeout o o indica un tiempo durante el cual la ejecuci n est detenida, cuando ese tiempo se o a acaba sigue la ejecuci n. Estas tres posibilidades, es decir, la de la lista sensible, la o condici n y el timeout, son opcionales y pueden especi carse una, dos o las tres en una o misma sentencia WAIT. Cualquiera que ocurra primero provocar que se contin e con a u la ejecuci n del proceso. Ejemplos: o
WAIT WAIT WAIT WAIT WAIT ON pulso; UNTIL counter 7; FOR 1 ns; ON interrupcion FOR 25 ns; ON clk,sensor UNTIL counter=3 FOR 100 ns;
Hay varias cosas a tener en cuenta con el uso de la sentencia WAIT. Un proceso debe tener una lista sensible o al menos una sentencia WAIT, de lo contrario, el proceso se ejecuta inde nidamente una y otra vez. Si el proceso ya tiene una lista sensible entonces no se puede utilizar la sentencia WAIT en el interior de ese proceso, ni siquiera en alg n subprograma que se pudiera llamar desde ese proceso. En un mismo proceso u pueden haber varias sentencias WAIT con varias condiciones diferentes. A continuaci n o se muestra un ejemplo donde ambos procesos son equivalentes:
-- Con lista sensible p1: PROCESSb,a BEGIN a =b+a+2; END PROCESS p1; -- Con WAIT p2: PROCESS BEGIN a =b+a+2; WAIT ON a,b; END PROCESS p1;
Un ejemplo algo m s elaborado se puede realizar intentando la descripci n de alguna a o funci n l gica mediante sentencias WAIT como el ejemplo que sigue: o o
Ejemplo 6.2 Realizar un proceso que describa el comportamiento de una puerta OR utilizando sentencias de espera WAIT.
-- Puerta OR complicada PROCESS BEGIN s ='0'; WAIT UNTIL a='1' OR b='1'; s ='1'; WAIT UNTIL a='0' AND b='0'; END PROCESS;

a
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Sentencia condicional:
IF..THEN..ELSE
Es la estructura t pica para realizar una acci n u otra seg n una expresi n booleana,
o u o siendo equivalente en signi cado a estructuras del mismo tipo en otros lenguajes. La forma general es:
IF condicion THEN sentencias ELSIF condicion THEN sentencias ... ELSE sentencias END IF;
Se observa que esta estructura tiene la posibilidad de anidar IFs consecutivos mediante la palabra ELSIF, de esta manera se evita tener que poner al nal de cada nuevo IF un END IF, ganando el programa en legibilidad. Tanto el ELSE como el ELSIF son opcionales, aunque conviene siempre poner un ELSE al nal de manera que todos los posibles casos de la bifurcaci n est n contemplados. En o e programaci n software esto puede tener poca importancia, pero pensando en la s ntesis o
posterior del circuito, es mucho mejor poner todos los casos posibles para ayudar a las herramientas de s ntesis en su labor, no es que no pudieran ser capaces de sintetizar
algo sin que est n todos los casos contemplados, pero es posible que el resultado de la e s ntesis est m s optimizado.
e a Esta sentencia, cuando se trata de asignaciones, tiene su equivalente en la ejecuci n o concurrente. De hecho, cualquier instrucci n concurrente se puede poner de forma serie o mediante un proceso. Ejemplo:
-- Ejecucion serie PROCESSa,b,c BEGIN IF a b THEN p =2; ELSIF a c THEN p =3; ELSIF a=c AND c=b THEN p =4; ELSE p =5; END IF; END PROCESS; -- Ejecucion concurrente p =2 WHEN a b ELSE 3 WHEN a c ELSE 4 WHEN a=c AND c=b ELSE 5;
Para estos casos particulares resulta m s simple la ejecuci n concurrente, pero es a o evidente que esta ejecuci n est limitada a ser usada con asignaciones. Es importante, o a a n de que ambas estructuras sean equivalentes, que el PROCESS contenga todas las se~ales que intervienen en las asignaciones en su lista sensible, de otra manera, ambas n instrucciones vistas anteriormente no ser an equivalentes.
Sentencia de selecci n: o
CASE
Es la estructura t pica que permite ejecutar una cosa u otra dependiendo del resultado
de una expresi n. Su forma sint ctica es la siguiente: o a Ingenier a Inform tica
52
CASE expresion IS WHEN caso1 = instrucciones WHEN caso2 = instrucciones ... WHEN OTHERS = instrucciones END CASE;
La expresi n de selecci n tiene que ser o bien de tipo discreto o una matriz monodio o mensional de caracteres. Dependiendo de la expresi n se ejecutar n unas instrucciones o a u otras. No pueden haber dos casos duplicados ya que dar a error. Tambi n, todas
e los posibles casos de valores de la expresi n deben estar contemplados en los diferentes o WHEN. Es por esto conveniente el uso de la palabra OTHERS, para indicar que se ejecuten ese conjunto de instrucciones si la expresi n toma un valor que no se contempla en o ninguno de los casos. Los casos se pueden especi car o bien con un valor simple, o bien con un rango de valores mediante las palabras TO o DOWNTO, o una lista de valores separados por el s mbolo |". La otra posibilidad explicada anteriormente es poner OTHERS. Veamos a
continuaci n un ejemplo simple de esta estructura: o
CASE puntuacion WHEN 9 TO 10 WHEN 7 TO 8 WHEN 5 | 6 WHEN 0 WHEN OTHERS END CASE; OF = = = = = acta acta acta acta acta ="Sobresaliente"; ="Notable"; ="Aprobado"; ="No presentado"; ="Suspenso";
Naturalmente en este ejemplo se supone que la puntuaci n es un entero, ya que o el tipo de la expresi n a evaluar siempre tiene que ser un tipo discreto, o una matriz o monodimensional.
Sentencias de bucles:
FOR
y WHILE LOOPs
En VHDL existen las dos posibilidades t picas para bucles, es decir, los de tipo WHILE
y FOR. La parte repetitiva del bucle siempre viene especi cado por la palabra clave LOOP...END LOOP y ser lo que vaya delante de este bucle lo que indique si es de tipo a for o while. La sintaxis general se da a continuaci n: o
bucle_id: tipo_de_iteracion LOOP instrucciones END LOOP:
a El tipo de iteracion indicar si es un WHILE o FOR. Es opcional, por lo que se podr a de nir un bucle sin salida, de manera que las sentencias en ese bucle se repetir an

siempre. Las construcciones de los bucles FOR y WHILE se dan a continuaci n: o Ingenier a Inform tica

bucle_id: FOR identificador IN rango LOOP instrucciones END LOOP; bucle_id: WHILE condicion LOOP instrucciones END LOOP;
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En el caso de la sentencia FOR, el bucle se repite para cada valor del identi cador especi cado en el rango. Esto quiere decir que el tipo del identi cador debe ser discreto, es decir, o un entero o un enumerado. El bucle en la instrucci n WHILE se repite mientras la condici n sea cierta, si no lo o o es deja de repetirse. Junto a estas instrucciones hay dos m s que permiten interrumpir el ujo normal de a ejecuci n. Estas sentencias son NEXT y EXIT. La primera permite detener la ejecuci n de o o la iteraci n actual y pasar a la siguiente. La segunda detiene la ejecuci n en ese instante o o y se sale del bucle. En el caso de tener varios bucles anidados, la salida se realiza del bucle donde se encuentre la instrucci n, o del bucle indicado por la etiqueta despu s de o e la instrucci n, si es que se especi ca. Estas instrucciones aceptan opcionalmente una o condici n, de manera que si se cumple la condici n se interrumpe el lazo, y si no, no. o o La sintaxis general de estas dos instrucciones es la siguiente:
NEXT bucle_id WHEN condicion; EXIT bucle_id WHEN condicion;
A continuaci n se muestra un ejemplo, donde se ven dos lazos, uno FOR y el otro o WHILE, que realizan exactamente la misma operaci n: o
-- Lazo FOR FOR cuenta IN 5 DOWNTO 0 LOOP tablacuenta =cuenta*2; END LOOP; -- Lazo WHILE cuenta:=5; WHILE cuenta =0 LOOP tablacuenta =cuenta*2; cuenta:=cuenta-1; END LOOP;
En el siguiente ejemplo se muestran dos lazos anidados y el uso de una de las operaciones de interrupci n de lazo: o
fuera: WHILE a 10 LOOP -- varias sentencias dentro: FOR i IN 0 TO 10 LOOP -- varias sentencias NEXT fuera WHEN i=a; END LOOP dentro; END LOOP fuera;
-- Interrumpe el FOR y sigue en el WHILE
Para terminar este cap tulo se ha introducido un peque~o ejemplo. Este mismo
n ejemplo se encuentra tambi n en el de ejemplos Ej. 11.1 aunque en esa ocasi n e o se resolver de forma diferente. Se ver entonces que la descripci n que se da en este a a o momento es mucho m s sencilla e incluso m s adecuada si se desea sintetizar el circuito. a a
Ejemplo 6.3 Un motor el ctrico viene controlado por un bot n. Cada vez que se pulsa e o
el bot n cambia de encendido a apagado. o

a
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Este problema se resuelve sencillamente mediante un ip- op tipo D activo por anco de subida y un inversor con el bot n haciendo de reloj. Si se sabe c mo se describe o o esto en VHDL entonces el problema est resuelto. Si se desea una aproximaci n m s a o a abstracta se puede decir que lo que queremos es que la salida cambie justo cuando pulsamos el bot n, es decir, cuando la entrada pasa de cero a uno. En ambos casos la o descripci n coincide y se podr a poner as : o

ENTITY conmutador IS PORTboton: IN bit; motor: OUT bit; END conmutador; ARCHITECTURE serie OF conmutador IS SIGNAL motoraux: bit:='0'; BEGIN PROCESSboton BEGIN IF boton='1' THEN motoraux =NOT motoraux; END IF; END PROCESS; motor =motoraux; END serie;
Como la se~al que activa todo es boton pues es la unica que se puesto en la lista n sensible. Como es la unica, el proceso s lo se ejecutar si la se~al del bot n cambia, esto o a n o permite el ahorro de la comprobaci n de anco que se realiza con el atributo 'EVENT o que tendr a que ponerse en el IF si la lista sensible hubiera contenido varias se~ales.
n La se~al auxiliar motoraux es necesaria ya que motor es una salida y por lo tanto n no se puede leer, es decir, no se puede usar en la parte derecha de ninguna asignaci n. o Siempre que se tienen que manejar valores de salida se hace lo mismo, es decir, se pone una instrucci n que a la salida se le asigna la se~al auxiliar, y en el resto del programa o n se usa unicamente la se~al auxiliar. Es interesante darle un valor inicial a estas se~ales n n ya que luego a la hora de sintetizar o simular sirven para que el sistema se encuentre en un estado inicial conocido, aqu se ha inicializado a cero para que el motor est parado
e cuando empiece la simulaci n o se encienda el circuito. o Esta misma descripci n se podr a haber realizado totalmente concurrente y el reo
sultado ser a:
ARCHITECTURE concurrente OF conmutador IS SIGNAL motoraux: bit:='0'; BEGIN motoraux =NOT motoraux WHEN boton='1' AND boton'EVENT ELSE motoraux; motor =motoraux; END concurrente;
Lo unico que se ha hecho es poner el proceso anterior, que era un IF en la forma concurrente equivalente del IF que es el WHEN. Al contrario que en el proceso, aqu es
necesario poner qu hacer para todas las posibilidades de la condici n, como si el bot n e o o est a cero no queremos que haga nada, pues le asignamos a la se~al el valor que ya tiene a n y as se queda como est . Conviene destacar que el uso de boton'EVENT que detecta
a que la se~al del bot n ha cambiado, es necesario ya que de lo contrario la instrucci n n o o podr a entrar en un bucle in nito en este caso concreto; por ejemplo, supongamos que
motoraux est a cero y que de pronto se pulsa el bot n, entonces la se~ al motoraux pasa a o n a valer '1' y como cambia pues entonces se vuelve a ejecutar otra vez la instrucci n, o cambiando de nuevo y as sucesivamente. Si se sintetiza el circuito entonces mientras
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se pulsara el bot n la salida cambiar a de 0 a 1 con un periodo impuesto por el retraso o

en el inversor y el registro. En simulaci n ser a peor ya que el tiempo nunca avanzar a o

y entrar a en un bucle in nito a no ser que se pusiera una cl usula AFTER en cuyo caso
a pasar a como en s ntesis.


a
56

a
Cap tulo 7
Poniendo orden: subprogramas, paquetes y librer as
En descripciones complejas de un circuito o programa, se hace necesaria una organizaci n que permita al dise~ador trabajar con grandes cantidades de informaci n. Ya o n o se han visto los bloques como forma de estructurar una descripci n en forma modular o permitiendo establecer una jerarqu a. Hay otras formas de organizar la informaci n y
o es la introducci n de funciones y procedimientos, que llamaremos subprogramas, que o hacen m s legibles los programas. Por otro lado, y a un nivel m s elevado, se pueden a a agrupar subprogramas, de niciones de tipos, bloques, etc. en estructuras por encima de la propia descripci n; esto es lo que formar an los paquetes que a su vez, junto con o
otros elementos de con guraci n, etc. formar an las librer as. De todos estos elementos o

es de los que trata este cap tulo.
7.1 Subprogramas
Al igual que ocurre en la mayor a de los lenguajes de programaci n, tambi n el VHDL
o e se puede estructurar mediante el uso de subprogramas. Un subprograma no es m s que a una funci n o procedimiento que contiene una porci n de c digo. o o o Las funciones y procedimientos en VHDL son estructuras muy parecidas entre s aun
que existen algunas peque~as diferencias. Estas diferencias se sumarizan a continuaci n: n o Una funci n siempre devuelve un valor, mientras que un procedimiento s lo puede o o devolver valores a trav s de los par metros que se le pasen. e a Los argumentos de una funci n son siempre de entrada, por lo que s lo se pueden o o leer dentro de la funci n. En el procedimiento pueden ser de entrada, de salida o de o entrada y salida con lo que se pueden modi car. Las funciones, como devuelven un valor, se usan en expresiones mientras que los procedimientos se llaman como una sentencia secuencial o concurrente. La funci n debe contener la palabra clave RETURN seguida de una expresi n puesto o o que siempre devuelve un valor, mientras que en el procedimiento no es necesario. Una funci n no tiene efectos colaterales, pero un procedimiento s , es decir, puede o
provocar cambios en objetos externos a l debido a que se pueden cambiar las se~ales e n aunque no se hubieran especi cado en el argumento. Es decir, en los procedimientos 57
58

se permite realizar asignaciones sobre se~ales declaradas en la arquitectura y por n tanto externas al procedimiento.
7.1.1 Declaraci n de procedimientos y funciones o

Las declaraciones de procedimiento y funci n se encuentran a continuaci n: o o
-- Procedimientos: PROCEDURE nombreparametros IS declaraciones BEGIN instrucciones END nombre; -- Funciones: FUNCTION nombreparametros RETURN tipo IS declaraciones BEGIN instrucciones -- incluye RETURN END nombre;
La lista de parametros es opcional y si no hay par metros tampoco es necesario usar a los par ntesis. Su signi cado es el mismo en procedimientos que en funciones. Esta lista e no es m s que el conjunto de par metros que se le pasan al subprograma, y se declaran a a de forma muy parecida a como se declaraban los puertos en una entidad; primero se pone el tipo de objeto que es, es decir, una se~al, una variable o una constante, a n continuaci n se pone el nombre del objeto, y despu s dos puntos seguidos por el tipo o e de puerto, que ser IN, OUT o INOUT. Al igual que en la entidad, el tipo IN s lo se puede a o leer, el tipo OUT s lo se puede escribir, y el tipo INOUT se puede escribir y leer. Por o ultimo se pone el tipo de objeto que es. En la declaraci n de los par metros hay cosas que se pueden omitir. Si por ejemplo o a el puerto es de tipo IN entonces no hace falta poner la palabra CONSTANT delante puesto que se sobreentender que es una constante, de hecho, y si no se pone nada m s, se a a entender que los objetos son de tipo IN. Para el resto de tipos, y si no se especi ca a otra cosa, se entender que son de tipo VARIABLE. a En los procedimientos se pueden utilizar los tres tipos de objetos constantes, variables y se~ales, y los tres tipos de puerto IN, OUT e INOUT. Sin embargo, en las n funciones s lo se admiten los objetos de clase constante o se~al, y como tipo de puerto o n s lo se admite el IN ya que los par metros no pueden ser modi cados en una funci n. o a o En la funci n no se admite la variable puesto que la clase constante ya juega el mismo o papel. No es aconsejable el uso de se~ales como par metros puesto que pueden llevar n a a confusi n dada la especial forma en que estos objetos se asignan, sin embargo su uso o es posible y hay que tener especial cuidado en el uso de los atributos ya que algunos atributos no est n permitidos en el interior de funciones; este es precisamente el caso a de 'STABLE, 'QUIET, 'TRANSACTION y 'DELAYED. En el caso de las funciones se debe especi car, adem s, el tipo del objeto que dea vuelve la funci n. Como las funciones siempre devuelven algo, esto implica adem s, que o a debe existir una instrucci n RETURN en el interior del cuerpo de la funci n, y adem s o o a esta instrucci n debe estar seguida por una expresi n que es precisamente lo que se o o devuelve. El uso del RETURN en procedimientos es posible pero no debe llevar una expresi n puesto que los procedimientos no devuelven nada. Si se usa en procedimientos o simplemente interrumpe la ejecuci n del procedimiento y vuelve. o Las declaraciones dentro de una funci n o procedimiento pueden incluir las mismas o que incluir a un PROCESS ya que se trata tambi n de bloques de ejecuci n serie. Por lo
e o tanto, y al igual que sucede en un proceso, no se pueden declarar se~ales en una funci n n o o procedimiento. Naturalmente, todo lo que se declara en esta parte s lo es visible en o Ingenier a Inform tica
7.1 Subprogramas
59
el cuerpo de la funci n. o Aunque la ejecuci n dentro de los subprogramas es siempre serie como en un proo ceso, stos pueden ser llamados tanto en entornos serie procesos como en entornos e concurrentes. En el caso de ser invocados en entornos concurrentes, los subprogramas se ejecutan igual que un proceso cuya lista sensible estuviera compuesta por aquellos argumentos del subprograma que fueran de tipo IN o INOUT. Si no existen argumentos en el procedimiento y la llamada se produce en un entorno concurrente, ser necesaa rio incluir una sentencia de espera WAIT dentro del procedimiento, de lo contrario se entrar a en un bucle in nito.
En muchas ocasiones puede resultar util declarar la funci n antes de especi car su o cuerpo por motivos de visibilidad, etc. En estos casos la declaraci n se hace igual que o se ha visto pero al llegar a la palabra IS, se pone un punto y coma y se termina la declaraci n. Es decir: o
PROCEDURE nombreparametros; FUNCTION nombreparametros RETURN tipo;
A continuaci n se presenta un ejemplo donde se de ne un procedimiento que calcula o los valores m ximo y m nimo de los n meros contenidos en una matriz cuyo rango ha a
u sido de nido en alg n sitio como tipo matriz. u
-- mas corto: PROCEDURE extremosconjunto: matriz; min,max: INOUT integer IS PROCEDURE extremosCONSTANT conjunto: IN matriz; VARIABLE min,max: OUT integer IS VARIABLE ind: integer; BEGIN min:=conjuntoconjunto'left; -- valores iniciales de min y max max:=conjuntoconjunto'right; FOR ind IN conjunto'range LOOP IF min conjuntoind THEN min:=conjuntoind; END IF; IF max conjuntoind THEN max:=conjuntoind; END IF; END LOOP; END extremos;
En este ejemplo se muestra el encabezamiento completo y, comentado, otro encabezamiento que tambi n es v lido por tomar los valores por defecto. El funcionamiento es e a muy simple. Por un lado utiliza la variable de entrada conjunto y no la modi ca puesto que es de entrada. Como devuelve dos resultados, min y max, no se puede utilizar una funci n ya que la funci n s lo puede devolver un resultado, por lo que se debe utilizar o o o un procedimiento de manera que se le pasen dos par metros que se puedan modi car. a
7.1.2 Llamadas a subprogramas

La forma de invocar un subprograma es bien simple, se pone el nombre seguido por los argumentos entre par ntesis, si los tiene, y eso es todo. A las funciones s lo se las puede e o invocar como parte de una expresi n, mientras que los procedimientos se ejecutan como o si fueran una sentencia, secuencial o concurrente. Hay tres formas de pasar par metros a un subprograma. La primera es poniendo a los par metros en el mismo orden en que se declaran. Esta es la forma normal en que a suelen funcionar los lenguajes de programaci n, pero VHDL permite dos m s: una es o a mediante la asociaci n expl cita, que permite poner los par metros en cualquier orden, y o
a Ingenier a Inform tica
60
la otra permite dejarse par metros por especi car de manera que se cogen unos valores a por defecto. Aparte de stas, existe otra forma para el caso de los operadores con e notaci n in ja, pero esto se ver m s adelante cuando se explique la sobrecarga de o a a operadores. Diferentes posibles llamadas al procedimiento del ejemplo anterior, junto con otro procedimiento que no tiene par metros, ser a: a
extremosconj4 TO 20,valmin,valmax; reset; -- llamada a un procedimiento sin argumentos extremosmin= valmin,max= valmax,conjunto= conj4 TO 20;
Los procedimientos se pueden llamar, bien desde entornos concurrentes o bien desde entornos secuenciales. Llamar a un procedimiento desde un entorno secuencial es bien simple, se llama como se ha visto anteriormente y ya est . S lo hay que tener cuidado a o de no incluir ninguna instrucci n WAIT si es que en el proceso que llam al procedimiento o o existe una lista sensible. La ejecuci n de un procedimiento en entornos concurrentes tambi n es posible. En o e este sentido, un procedimiento se comporta exactamente igual que un bloque PROCESS de manera que la ejecuci n externamente es concurrente, pero internamente la ejecuci n o o es en serie. Como en el PROCESS es necesario incluir algo que permita suspender la ejecuci n del procedimiento, de otra manera se ejecutar a inde nidamente. Por defecto o
se consideran todas los argumentos de tipo IN o INOUT que se le pasan al procedimiento como la lista sensible. Si no hay argumentos de este tipo, o sencillamente no hay argumentos, entonces el procedimiento debe incluir al menos una sentencia de espera WAIT.
7.1.3 Sobrecarga de operadores

La sobrecarga de funciones permite que puedan existir funciones con el mismo nombre, siendo la diferencia el tipo de datos que devuelven o el tipo de datos de sus argumentos. Esto es especialmente util cuando se desea ampliar la cobertura de algunos operado res prede nidos. En principio no es necesario indicar que se est sobrecargando una a funci n, en tiempo de ejecuci n, el int rprete del programa elegir una funci n u otra o o e a o dependiendo de los tipos de datos que se est n utilizando en ese momento. e Lo normal es que la sobrecarga se emplee en operadores. Los operadores, a diferencia de las funciones normales, siguen una notaci n in ja que adem s no necesita de o a par ntesis. En VHDL se pueden de nir tambi n este tipo de operadores de la misma e e manera que una funci n normal, pero poniendo el nombre de la funci n entre comillas o o dobles. A continuaci n se ver un ejemplo donde se sobrecarga la operaci n suma para o a o que funcione tambi n sobre bit vector de 8 bits de nidos como un tipo byte. se e supondr que se han declarado en otros sitios unas funciones que pasan de bit vector a a integer y viceversa:
FUNCTION "+"a,b: byte RETURN byte IS BEGIN RETURN inttobytebytetointa+bytetointb; END "+";
En este ejemplo se ha rede nido la operaci n suma y convive con la funci n suma o o anterior que s lo serv a para enteros. De hecho, se ha utilizado la operaci n suma o
o Ingenier a Inform tica
7.2 Librer as, paquetes y unidades
61
anterior para de nir esta nueva. No hay confusi n posible puesto que los tipos de datos o son diferentes, as que se realizar una u otra seg n el tipo de datos.
a u Tal y como se ha de nido la funci n, su nombre real, es en realidad "+" por lo que o en realidad se puede usar como una funci n normal utilizando su nombre completo. De o estas manera, las expresiones X"FF"+X"80" y "+"X"FF",X"80" son equivalentes.
Ejemplo 7.1 Se de ne el tipo enumerado logico como 'X','0','1','Z', es decir,

FUNCTION "and"a,b: logico RETURN logico IS BEGIN CASE a&b IS WHEN "00" = RETURN '0'; WHEN "01" = RETURN '0'; WHEN "10" = RETURN '0'; WHEN "11" = RETURN '1'; WHEN OTHERS = RETURN 'X'; END CASE; END "and";
como el tipo bit pero a~adiendo los valores 'X' desconocido y 'Z' alta impedancia. n Sobrecargar el operador AND para que se pueda usar esta operaci n con este nuevo tipo. o
Hasta ahora se han mostrado las diferentes estructuras del lenguaje VHDL para la descripci n de circuitos. En esta secci n se ver c mo se juntan todos los elementos o o a o anteriores para formar una descripci n completa de un sistema digital. o Los elementos que se han visto hasta ahora eran las entidades y las arquitecturas, la entidad serv a para de nir el interface de un m dulo o sistema, mientras que la
o arquitectura describ a el comportamiento del circuito. A este tipo de estructuras se las
conoce como unidades, y a continuaci n veremos que hay algunas m s que las que se o a han visto hasta ahora. Al realizar una descripci n en VHDL, estas unidades se suelen introducir en un o mismo chero, o en varios. Cada uno de estos cheros es lo que se llama un chero de dise~o. Normalmente, antes de simular o sintetizar un circuito descrito con VHDL, estos n cheros de dise~o se compilan previamente. El resultado de la compilaci n, aparte de n o realizarse la correspondiente comprobaci n de sintaxis, es lo que se llama una librer a de o
dise~o. Es decir, lo que inicialmente es uno o varios cheros de dise~o con la descripci n n n o hardware, pasa a ser una unica librer a de dise~o despu s de la compilaci n, de manera
n e o que esta librer a contiene todas las descripciones de todos los elementos que componen
el circuito. Posteriormente la simulaci n o s ntesis del circuito se realizar sobre esta o
a librer a de dise~o. A esta librer a, donde se guardan los elementos de la descripci n
n
o despu s de la compilaci n se le llama work. e o Los elementos que componen una librer a es lo que se llaman unidades. Ya se han
visto dos unidades hasta ahora, la entidad y la arquitectura, pero veremos que hay tres m s que son los paquetes, los cuerpos de los paquetes, y las con guraciones. A a las unidades de tipo declarativo, esto incluir a a la entidad, paquete y con guraci n, se
o las conoce como unidades primarias. Al resto de unidades que son de tipo ejecutivo, que son las arquitecturas y cuerpo de los paquetes, se las llama unidades secundarias. Ingenier a Inform tica
62
LIBRARY Librer a
...........................................................
ARCHITECTURE Arquitectura PACKAGE BODY Cuerpo del paquete
ENTITY Entidad
PACKAGE Paquete
CONFIGURATION Con guraci n o
Unidades Primarias Unidades Secundarias
Figura 7.1: Las librer as y las unidades que la componen

Una unidad secundaria tiene siempre asociada una unidad primaria, por lo que deben ser evaluadas las primarias en primer lugar, sta es la raz n por la que tambi n se e o e suelen poner al principio de una descripci n las unidades primarias, a excepci n de las o o con guraciones que hacen referencia a las arquitecturas. En la gura 7.1 se muestra de forma esquem tica c mo se ordenan las unidades dentro de la librer a. a o
Se ha visto que la librer a es donde se guardan las unidades de una descripci n de
o un circuito a partir de un chero. La forma que tiene el chero de dise~o es siempre la n misma ya que se trata de un chero texto con los comandos de VHDL, sin embargo, la forma que puede tomar la librer a correspondiente puede ser muy diversa dependiendo
de la herramienta de compilaci n utilizada y del sistema operativo. Esto quiere decir o que no existe un mecanismo est ndar en VHDL para la creaci n de librer as, siendo a o
sta una tarea de la herramienta que se est utilizando. e e S que existe, sin embargo, un mecanismo para incorporar elementos de otras li
brer as a nuestro propio dise~o. Este mecanismo es mediante la inclusi n al inicio del
n o chero de dise~o de una clausula LIBRARY. A continuaci n de esta sentencia se pone n o la lista de librer as que se desea que sean visibles. Estas librer as se referencian me

diante un nombre l gico, de manera que la herramienta traduce este nombre l gico al o o correspondiente sistema de almacenamiento que la herramienta tenga; puede ser que la librer a sea un chero, o un directorio, o que todas las librer as est n en un unico

e chero, etc. sto es algo que depende de la herramienta. e Junto a la clausula de librer a pueden haber tambi n clausulas que permitan hacer
e visibles los elementos internos a los paquetes. La sentencia que permite hacer esto se llama USE. Seguido del USE se pone el paquete y a continuaci n la unidad o elemento que o se quiere referenciar dentro del paquete precedido por un punto. Si se quieren referenciar todos los elementos de un paquete se puede utilizar la palabra ALL. Ejemplos:
LIBRARY componentes; -- Hace visible una libreria con componentes USE componentes.logic.and2; -- Hace visible la puerta "and2" del paquete -- "logic" al resto del programa. USE componentes.arith.ALL; -- Hace visibles todos los elementos del -- paquete "arith".
En cualquier sistema basado en VHDL siempre existen dos librer as que no necesitan
ser invocadas puesto que son cargadas por defecto. Una de estas librer as es work, es
decir, la que contiene las unidades del dise~o que se est compilando. La otra librer a n a
es la std que contiene dos paquetes, el standard y el textio. El paquete standard dentro de esta librer a contiene todas las de niciones de tipos y constantes vistos hasta
63
ahora, como por ejemplo los tipos bit y bit vector. El paquete textio contiene tipos y funciones para el acceso a cheros de texto. Junto a estas librer as suele venir en las herramientas de simulaci n y s ntesis, otra
o
librer a que se usan tanto que pr cticamente tambi n es est ndar. Esta librer a se llama
a e a
IEEE y contiene algunos tipos y funciones que completan los que vienen incorporados por defecto. Dentro de esta librer a hay inicialmente un paquete, el std logic 1164
que contiene la de nici n de tipos y funciones para trabajar con un sistema de nueve o niveles l gicos que incluyen los de tipo bit con sus fuerzas correspondientes, as como o
los de desconocido, alta impedancia, etc. El nombre de este tipo es el std ulogic, y en el mismo paquete viene otro tipo, el std logic que es exactamente como el anterior s lo que ste tiene asociada una funci n de resoluci n ver la secci n 10.1. Junto o e o o o con este paquete existe otro que no es m s que una extensi n del anterior y se llama a o std logic 1164 ext. Este paquete es como el anterior pero incorpora alguna funci n o de resoluci n m s, as como operaciones aritm ticas y relacionales. o a
e A n de clari car c mo vienen de nidos estos tipos, se presenta a continuaci n el o o comienzo de la parte declarativa del paquete std logic 1164 de la librer a del IEEE,
donde se pueden ver los diferentes niveles l gicos disponibles: o
PACKAGE std_logic_1164 IS -------------------------------------------------------------------- logic state system unresolved ------------------------------------------------------------------TYPE std_ulogic IS 'U', -- Uninitialized 'X', -- Forcing Unknown '0', -- Forcing 0 '1', -- Forcing 1 'Z', -- High Impedance 'W', -- Weak Unknown 'L', -- Weak 0 'H', -- Weak 1 '-' -- Don't care ; -------------------------------------------------------------------- unconstrained array of std_ulogic for use with the resolution function ------------------------------------------------------------------TYPE std_ulogic_vector IS ARRAY NATURAL RANGE OF std_ulogic; -------------------------------------------------------------------- resolution function ------------------------------------------------------------------FUNCTION resolved s : std_ulogic_vector RETURN std_ulogic; -------------------------------------------------------------------- *** industry standard logic type *** ------------------------------------------------------------------SUBTYPE std_logic IS resolved std_ulogic; -------------------------------------------------------------------- unconstrained array of std_logic for use in declaring signal arrays ------------------------------------------------------------------TYPE std_logic_vector IS ARRAY NATURAL RANGE OF std_logic;
Posteriormente a estas de niciones vendr a la sobrecarga de operadores, y otras

de niciones. Como la librer a IEEE es la empleada mayoritariamente en la industria, a partir de
este momento se utilizar n indistintamente estos tipos y los de nidos en la librer a std. a
En todos los ejemplos que siguen se supondr por tanto que la librer a IEEE ha sido a
cargada y que los paquetes std logic 1164 y std logic 1164 ext son visibles. Ingenier a Inform tica
64
PACKAGE
7.2.1 Paquetes:
y PACKAGE
BODY
Un paquete es una colecci n de declaraciones de tipo, constantes, subprogramas, etc, o normalmente con la intenci n de implementar alg n servicio en particular o aislar un o u grupo de elementos relacionados. De esta manera se pueden hacer visibles las interfaces de algunos elementos como funciones o procedimientos estando ocultos las descripciones de estos elementos. Los paquetes est n separados en dos partes, una es la parte de declaraciones y la otra a es la de cuerpo. La parte de cuerpo, donde estar an por ejemplo algunas de niciones
de funciones y procedimientos, puede ser omitida si no hay ninguno de estos elementos. A continuaci n se muestra la declaraci n de paquetes y de cuerpos de los paquetes: o o
-- Declaracion de paquete PACKAGE nombre IS declaraciones END nombre; -- Declaracion del cuerpo PACKAGE BODY nombre IS declaraciones, instrucciones, etc. END nombre;
Naturalmente el nombre del PACKAGE y del cuerpo deben coincidir. A continuaci n o se muestra un ejemplo de este tipo de declaraciones, donde al principio se declaran unos tipos y cabeceras de funci n, y a continuaci n se de nen las funciones en un PACKAGE o o BODY:
PACKAGE tipos_mios IS SUBTYPE direcc IS bit_vector23 DOWNTO 1; SUBTYPE dato IS bit_vector15 DOWNTO 0; CONSTANT inicio: direcc; -- Habra que definirlo en el BODY FUNCTION datotointvalor: dato RETURN integer; FUNCTION inttodatovalor: integer RETURN dato; END tipos_mios;
Como la constante y las funciones no han sido de nidas se debe hacer esto en el cuerpo del paquete:
PACKAGE BODY tipos_mios IS CONSTANT inicio: direcc:=X"FFFF00"; FUNCTION datotointvalor: dato RETURN integer IS el cuerpo de la funcion datotoint END datotoint; FUNCTION inttodatovalor: integer RETURN dato IS el cuerpo de la funcion inttodat END inttodato; END tipos_mios;
Una vez se han declarado los paquetes de esta manera. los elementos de los que est compuesto se les puede referenciar con el nombre del paquete y del elemento a separados por un punto. Por ejemplo, para hacer visibles la constante o los tipos del ejemplo anterior se har a simplemente:
VARIABLE pc: tipos_mios.direcc; pila:=tipos_mios.inicio+X"FF"; desp:=tipos_mios.datotointregistro;
Aunque esto era una forma posible de referenciar los elementos de un paquete, no es la forma usual de referenciarlos. Lo que se suele hacer es hacer visible el paquete Ingenier a Inform tica
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de manera que se puedan referenciar algunos o todos sus elementos sin necesidad del punto. Los elementos de un paquete se pueden hacer visibles para el chero de dise~o n actual mediante el comando USE tal y como se hab a mostrado anteriormente. De esta
manera, el ejemplo anterior se puede simpli car empleando un USE en la cabecera del programa:
USE tipos_mios.ALL VARIABLE pc: direcc; pila:=inicio+X"FF"; desp:=datotointregistro;
7.2.2 Con guraci n: o
CONFIGURATION
En el ejemplo 3.1, al principio de este cap tulo, se mostr un ejemplo de descripci n

o o estructural de un circuito utilizando VHDL. En aquella descripci n estructural se deo clararon unos componentes mediante la declaraci n COMPONENT, y luego se instanciaron o en el interior de la descripci n. Un componente, tal y como estaba de nido en aquel o ejemplo, no es m s que una referencia a una arquitectura y una entidad. Es evidente a que este lazo entre el componente y su entidad y correspondiente arquitectura o arquitecturas debe existir ya que de otra forma no se podr a saber a qu objeto corresponde
e el componente y, por tanto, no se podr a simular el circuito.
La forma en que a cada componente se le asocia una entidad se especi ca en una unidad especial del lenguaje que se llama con guraci n. La forma en la cual se de ne o este bloque es mediante la palabra clave CONFIGURATION:
CONFIGURATION nombre OF la_entidad IS declaraciones configuracion END nombre;
En las declaraciones lo normal es utilizar clausulas de tipo USE para de nir tipos y dem s, aunque se pueden de nir directamente. a En la parte de configuracion se especi can las constantes gen ricas para bloques e y componentes, aparte de otros elementos pertenecientes a bloques y elementos. La forma es que se especi can las caracter sticas de estos elementos en una con guraci n
o es mediante el uso de FOR, y es un poquito diferente seg n sea bloque o componente: u
-- bloques FOR nombre_bloque clausula use elementos END FOR; -- bloques FOR nombre_componente USE objeto union definicion bloque END FOR;
El nombre bloque es el nombre de una arquitectura o el nombre de la etiqueta de un bloque. En el caso de componentes, el nombre componente el nombre de la instancia concreta seguido por el nombre del componente y separados por dos puntos. Como instancias se pueden usar las palabras clave ALL, todas las instancias, u OTHERS, para indicar el resto de instancias. Las instancias se pueden separar por comas. La clausula USE en el caso del componente sirve para indicar la entidad o la con guraci n que se desea asociar. Con objeto decimos si hacemos referencia a una ENTITY o Ingenier a Inform tica
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o CONFIGURATION. En el caso de la entidad se pone el nombre, y opcionalmente la arquitectura entre par ntesis. En el caso de la con guraci n se pone el nombre de sta e o e sin m s. Es interesante asociar una arquitectura a un componente puesto que entia dad s lo hay una, pero arquitecturas puede haber varias, y dependiendo de lo que se o est haciendo en cada momento puede interesar una arquitectura u otra. e
Ejemplo 7.2 A~adir las unidades de entidad, arquitectura y con guraci n necesarias n o para completar el ejemplo 3.1.
ENTITY inv IS PORT e: IN bit; y: OUT bit; END inv; ENTITY and2 IS PORT e1,e2: IN bit; y: OUT bit; END and2; ENTITY or2 IS PORT e1,e2: IN bit; y: OUT bit; END or2; ARCHITECTURE rtl OF inv IS BEGIN y =NOT e; END rtl; ARCHITECTURE rtl OF or2 IS BEGIN y =e1 OR e2; END rtl; ARCHITECTURE rtla OF and2 IS BEGIN y =e1 AND e2; END rtla; ARCHITECTURE rtlb OF and2 IS -- dos arquitecturas diferentes BEGIN y ='0' WHEN e1='0' OR e2='0' ELSE '1'; END rtlb; CONFIGURATION estru OF mux IS -- poniendo USE work.ALL aqui, no haria falta poner work cada vez. FOR estructura FOR ALL: inv USE ENTITY work.inv; FOR u1: and2 USE ENTITY work.and2rtla; FOR OTHERS: and2 USE ENTITY work.and2rtlb; FOR ALL: or2 USE ENTITY work.or2; END FOR; END estru;

a
Cap tulo 8
VHDL para simulaci n o
El lenguaje VHDL sirve tanto para s ntesis autom tica de circuitos como para des
a cripci n de modelos para simulaci n. Es evidente que la losof a de descripci n en uno o o
o y otro caso son diferentes. Por un lado la simulaci n de un programa en VHDL no tiene o demasiadas restricciones, lo unico que se necesita es un int rprete de los comandos e e instrucciones VHDL. La s ntesis, en cambio, tiene muchas m s restricciones puesto que
a al nal se debe obtener un circuito real que realice la misma funci n que lo que viene o descrito en el programa. Si el nivel de abstracci n es muy alto, la s ntesis ser muy o
a dif cil llegando a la posibilidad de que sea imposible sintetizar un circuito a partir de
la especi caci n. o En simulaci n, aparte de que el nivel de abstracci n importa poco, habr una serie o o a de elementos que s lo tienen signi cado en un entorno de simulaci n. Estos elementos o o son retrasos, se~alizaci n de errores, etc. en s ntesis, estos elementos, especialmente los n o
retrasos, no tienen ning n sentido y se deben evitar. u
8.1 Los retrasos y la simulaci n o

En simulaci n existe un elemento important simo que no se ha visto hasta ahora, y es el o
retraso de las l neas. En todo circuito digital, aparte de la funcionalidad que se pueda
implementar, existe siempre un retraso entre que se producen los est mulos de entrada
y la salida cambia. Para poder poner en pr ctica este funcionamiento a base de retrasos, los lenguajes a de descripci n de modelos, suelen utilizar lo que se llaman drivers. El concepto de o driver es algo que ya apareci cuando se explicaron las asignaciones a se~ales y las o n diferencias entre se~al y variable en la ejecuci n secuencial. n o La forma en que funciona la asignaci n de una se~al es como sigue: cuando se o n le asigna un valor a una se~al, no se le asigna este valor a la se~al, sino que se le n n asigna a su driver. La informaci n del driver pasa a la se~al cuando se llega al tiempo o n especi cado en la asignaci n. Hasta ahora nunca se ha especi cado ning n tiempo en o u las asignaciones, en estos casos se considera que el tiempo, o retraso, es nulo y por tanto la asignaci n debe producirse de forma inmediata. Esta asignaci n inmediata signi ca o o en realidad que se realice la asignaci n al nal del presente paso de simulaci n, siendo o o un paso de la simulaci n la ejecuci n de una instrucci n concurrente. o o o 67
68
Vamos a ver a continuaci n que en la asignaci n de una se~al se puede especi car o o n adem s un retraso. Este retraso va a indicar que se le asigne el valor dado a una a se~al pero cuando haya transcurrido el tiempo especi cado en el retraso. Esto quiere n decir que la informaci n va a permanecer en el driver hasta que haya pasado el tiempo o especi cado por lo que la se~al no ser actualizada hasta despu s de transcurrido este n a e tiempo. Para indicar este retraso en las asignaciones se emplea la palabra AFTER como en el siguiente ejemplo: Esto quiere decir que cuando hayan pasado 15 ns desde la asignaci n entonces la o se~al tomar el valor '0', y hasta entonces conservar el que tenga en ese momento. n a a Es interesante hacer notar que cuando se simula un circuito descrito en VHDL aparece el concepto de tiempo de simulaci n. Este tiempo transcurre gracias a la o sucesi n de eventos. En la instrucci n anterior, donde se asignaba un '0' a senal o o despu s de 15 ns, en realidad est bamos produciendo un evento que tendr lugar dentro e a a de 15 ns. El simulador de VHDL guarda una lista de todos los eventos que se generen y los ordena seg n el momento en que tengan que procesarse. La simulaci n tiene lugar u o por el procesado en serie de los diferentes eventos, es decir, despu s de que el simulador e procesa el evento actual, pasa al evento siguiente, este evento siguiente tendr asociado a un tiempo que si no coincide con el actual provocar que el tiempo de simulaci n se a o incremente. Cuando se procese ese nuevo evento, se producir n nuevos eventos que se a colocar n al nal de la lista, y as sucesivamente se simula el circuito y el tiempo va a
transcurriendo. Una descripci n del ujo que suele seguir un simulador en VHDL se muestra en o la gura 8.1 donde es un paso de simulaci n donde el tiempo no corre, y T es o un paso donde el tiempo corre realmente. Este ujo corresponde a lo que se conoce como simulaci n guiada por eventos. Los simuladores digitales suelen emplear otra que o pr cticamente es parecida aunque el tiempo, en vez de incrementarse por el pr ximo a o evento que vaya a ocurrir, se incrementa un tiempo jo cada vez de manera que si hay alg n evento en ese intervalo de tiempo se procesa. u Gracias al concepto de evento es f cil entender que en una asignaci n se pueden a o programar varios eventos o sucesos que tendr n lugar en el futuro. En el ejemplo a siguiente se muestra c mo realizar varias asignaciones a una misma se~al: o n Cuando se produce la ejecuci n de esta instrucci n, se est n utilizando dos drivers o o a en realidad, en uno se mete un '1' y en el otro un '0'. En principio no hay con icto puesto que tienen lugar en tiempos diferentes. Con esta asignaci n la se~al tomar el o n a valor '1' a los 4 nanosegundos de su ejecuci n, y 16 nanosegundos despu s tomar el o e a valor '0'.
de subida, que tiene un retraso de 10 nanosegundos, desde el anco de subida del reloj hasta que la salida cambia, y un tiempo de establecimiento set-up de 5 ns. Para el tiempo de establecimiento supondremos que si se produce una violaci n se coge el valor o anterior de la se~al de entrada y no el que haya en el momento del anco. n
senal ='1' AFTER 4 ns, '0' AFTER 20 ns; senal ='0' AFTER 15 ns;
Ejemplo 8.1 Realizar el modelo de simulaci n de un registro tipo D, activo por anco o
Este es un ejemplo t pico donde se especi ca el retraso en una se~al de salida, para
n Ingenier a Inform tica
8.1 Los retrasos y la simulaci n o

Inicializacin Ejecucin Instruccin concurrente Actualiza drivers Genera nuevos eventos
69
Evento activo? no T
(fijado por el prximo evento)
no
Fin tiempo? s Fin
Figura 8.1: Flujo de simulaci n por eventos en VHDL o el retraso respecto del reloj, y un retraso en una se~al de entrada, para realizar el n tiempo de establecimiento que se pide. Para los tiempos de establecimiento lo que se suele hacer es retrasar la se~al de entrada justo el tiempo de establecimiento, y usar n esta se~al interna retrasada como si no hubiera tiempo de establecimiento. Veamos la n descripci n c mo quedar a: o o
LIBRARY ieee; USE ieee.std_logic_1164.ALL ENTITY ff IS PORTd,clk: IN std_logic; q: OUT std_logic; END ff; ARCHITECTURE ejemplo OF ff IS SIGNAL daux: std_logic; BEGIN PROCESSclk BEGIN IF clk='1' THEN q =daux AFTER 10 ns; -- Retraso respecto del reloj END IF; END PROCESS; daux =d AFTER 5 ns; -- Tiempo de establecimiento set-up END ejemplo;

a
70
8.1.1 Retrasos inerciales y transportados

Se ha visto que en la asignaci n de una se~al en realidad lo que se hace es poner en una o n lista sus valores futuros ordenados por tiempo. En cada asignaci n que se hacen los o eventos se van a~adiendo a la lista orden ndolos seg n les vaya a tocar, es decir, seg n n a u u el retraso asociado. No obstante, el momento en que se ejecuta la asignaci n, es decir, o el tiempo en el que se introducen nuevos eventos juega un papel importante de manera que se pueden de nir dos formas de introducir los eventos en la lista, cada forma con un signi cado f sico concreto tal y como se muestra a continuaci n.
o Supongamos una puerta l gica. Esta puerta tendr un retraso asociado, de manera o a que la salida cambiar un momento despu s de que haya cambiado la entrada, por a e ejemplo, 50 ns despu s. Esta puerta l gica, un inversor por ejemplo, se realizar a de la e o
siguiente forma: Al principio de la simulaci n, y cada vez que la entrada ent cambia, se ejecuta esa o instrucci n, es decir, se introduce en la lista de eventos de la salida la entrada invertida o con un retraso de 50 ns. Supongamos ahora que la salida cambia en menos de 50 ns imaginar por ejemplo un pulso en la entrada de 30 ns. Como la salida ha cambiado antes de que el cambio anterior se haya producido, ese evento anterior se pierde. Para verlo un poco m s claro seguiremos la simulaci n que aparece en la gura 8.2, donde la a o columna de la izquierda supone un pulso de entrada de 30 ns y la de la derecha uno de 60 ns; en ambos casos se representa la salida seg n se considere un retraso inercial, que u es el caso que se discute ahora, o transportado, que se ver m s adelante. Supongamos a a que al inicio est todo estabilizado y que por tanto para la entrada cero la salida es a uno. Despu s de 10 ns ponemos la entrada a uno, es el comienzo del pulso. Esto quiere e decir que se introduce el evento poner a cero la salida despu s de 50 ns", o lo que es lo e mismo poner a cero la salida a los 60 ns de tiempo absoluto". Este evento se introduce en la lista de drivers de la se~al de salida. Supongamos que esperamos otros 30 ns m s n a duraci n del pulso y cambiamos la entrada pas ndola a cero otra vez. Entonces se o a est produciendo un nuevo evento que es poner a uno la salida despu s de 50 n". Lo a e que uno espera normalmente es que se ponga en la lista, detr s del evento anterior, y a conforme vayan llegando el momento de ejecutarse los eventos se ejecutan y ya est . a Esto no ocurre as , al menos de niendo los retrasos como se ha hecho hasta ahora. Lo
que va a ocurrir es que este ultimo evento va a sustituir al anterior, por lo que el primer evento desaparece y no se procesa nunca y la se~al de salida nunca pasar a cero a n a pesar de que la entrada ha sido uno durante 30 ns.
ent
sal =NOT ent AFTER 50 ns;
sal (inercial) sal (transportado) 20 40 60 80 100 t(ns) 20 40 60 80 100 120 t(ns)
Figura 8.2: Retrasos inerciales y transportados Ingenier a Inform tica

8.2 Descripci n de un banco de pruebas o
71
A esta forma de gestionar los eventos en la lista y de generar los retrasos se le llama retraso inercial, y es el retraso por defecto en VHDL. En el ejemplo anterior, cualquier pulso de entrada menor de 50 ns no tendr ning n efecto sobre la salida puesto que a u siempre se producir un evento antes de que se pueda ejecutar el primero. Esto tiene a un gran signi cado f sico puesto que es lo que suele pasar en algunas puertas l gicas que
o cuando se les mete un pulso, si no tiene la duraci n adecuada, nunca llega a modi carse o la salida. Naturalmente hay sistemas donde este ltraje no es adecuado. Si pensamos por ejemplo en una l nea de trasmisi n, no importa la duraci n del pulso que se pueda
o o introducir o el retraso que pueda tener la l nea, a la salida siempre se obtiene el pulso de
entrada tal cual. En este caso al retraso se le llama retraso transportado, puesto que en realidad la se~al de entrada se transporta a la salida sin modi carla para nada. En n cuanto al tratamiento de la lista de eventos o drivers, lo que se hace es que simplemente se introduce el evento en la lista, en el lugar que le corresponde seg n el retraso, y u cuando le toca procesarse se procesa. En VHDL hay que indicar expl citamente este tipo de retraso transportado puesto
que no es el que hay por defecto. Esta indicaci n se realiza mediante la palabra clave o TRANSPORT. As , si en el ejemplo anterior quisi ramos que los pulsos menores que el
e retraso pasaran al otro lado pondr amos:
En el caso de asignaciones m ltiples, s lo la primera es inercial, mientras que las u o siguientes se consideran transportadas. Es evidente que si esto no fuera as , s lo la
o ultima asignaci n ser a v lida y el resto ser an ignoradas, lo cual no tiene mucho sentido. o
a
sal =TRANSPORT NOT ent AFTER 50 ns;
8.2 Descripci n de un banco de pruebas o

El objetivo del lenguaje VHDL es la descripci n de circuitos digitales, esta descripci n o o podr ser usada como un modelo para simulaci n o como descripci n de un circuito a o o para ser sintetizado. En ambos casos interesa simular la descripci n que se ha hecho o para ver si realmente funciona como se pretende. El problema de la simulaci n de o este modelo se puede abordar de varias formas, probablemente las m s r pida sea la a a de coger la herramienta de simulaci n y empezar a introducir cambios en las entradas o para ver c mo var an las salidas. Este procedimiento puede servir para simular cosas o
simples, pero para simulaciones m s complejas y exhaustivas es mejor de nirse lo que a se denomina un banco de pruebas test bench. Este banco de pruebas no es m s que la de nici n de unas cuantas entradas llamadas a o patrones de test con las que comprobar el circuito o modelo. Normalmente las herramientas de simulaci n ofrecen alguna manera de de nirse estos vectores de entrada, o bien mediante gr cos, o cheros de vectores, etc. En el caso del VHDL estos vectores a se pueden de nir con el propio lenguaje, de manera que se puede crear un banco de pruebas que es independiente del simulador. Este banco de pruebas no es m s que una entidad, sin entradas ni salidas en su a caso m s simple, cuya arquitectura, de tipo estructural, tiene como se~ales internas las a n entradas y salidas del circuito y como unico componente el correspondiente a la entidad que se desea simular. Esto se ve mucho m s claro en el siguiente ejemplo donde se va a a realizar el banco de pruebas para una puerta and2 de dos entradas y una salida. Se Ingenier a Inform tica
72
supone que tanto la entidad como la arquitectura est n de nidas en alg n sitio de la a u librer a de trabajo o son visibles:
ENTITY test IS END test; -- no tiene entradas ni salidas
ARCHITECTURE estimulos OF test IS SIGNAL a,b,s: bit COMPONENT and2 PORTa,b: IN bit; s: OUT bit; END COMPONENT; FOR puerta: and2 USE ENTITY work.and2; BEGIN puerta: and2 PORT MAPa,b,s; a ='0', '1' AFTER 200 ns; b ='0', '1' AFTER 100 ns, '0' AFTER 200 ns, '1' AFTER 300 ns; END estimulos;
8.3 Noti caci n de sucesos o

Durante la simulaci n de un circuito descrito en VHDL es muchas veces interesante o la noti caci n de ciertos sucesos. Por ejemplo puede ser util sacar un mensaje por o pantalla indicando que cierta se~al se ha activado. Estos mecanismos de noti caci n n o son especialmente utiles en la detecci n de violaciones de los tiempos de setup y hold o en registros y latches. La forma en que se pueden noti car estos sucesos es mediante la utilizaci n de la o palabra clave ASSERT que tendr como elemento de activaci n una condici n: a o o Si no se cumple la condici n especi cada en condicion entonces se saca el mensaje o especi cado por pantalla y se da adem s un nivel de gravedad. Tanto el mensaje como el a nivel de gravedad son opcionales. Si no se especi ca ning n mensaje aparece la cadena u "Assertion Violation". El nivel de gravedad es el tipo prede nido severity level. Los niveles de gravedad que hay son: NOTE, WARNING, ERROR y FAILURE, y si no se especi ca nada el valor por defecto es ERROR. En el momento se produce una violaci n o de cualquier tipo, el simulador puede detener la ejecuci n o no dependiendo del nivel o de gravedad del error. Esta instrucci n puede ser usada tanto en entornos concurrentes como en serie. En o entornos concurrentes se ejecutar cada vez que cambien algunas de las se~ales que a n intervienen en la condici n. En el entorno serie se ejecuta cuando le toque el turno en o el proceso normal de ejecuci n. A continuaci n se dan tres ejemplos de utilizaci n de o o o estos mensajes:
-- Violacion de setup: ASSERT NOTclk'EVENT AND clk='1' AND NOTd'stable20 ns REPORT "Violacion del tiempo de setup" SEVERITY WARNING; -- Violacion de la anchura de un pulso: ASSERT preset'delayed='1' AND preset='0' AND preset'delayed'last_event =25 ns REPORT "Anchura de pulso demasiado pequenya";
ASSERT condicion REPORT mensaje SEVERITY nivel gravedad;

a
8.3 Noti caci n de sucesos o

-- Para depurar programas: ASSERT FALSE REPORT "La ejecucion paso por aqui" SEVERITY NOTE;
73
8.3.1 Procesos pasivos

Un uso interesante de las instrucciones de aviso ASSERT, es la inclusi n de estas senteno cias en lo que se llaman procesos pasivos. Cuando se explic la declaraci n de entidad, o o se dijo que era posible de nirse sentencias concurrentes e incluso procesos en el propio cuerpo de la entidad. A estos procesos, de nidos dentro de una entidad y que por tanto no describen funcionalidad, se les llama procesos pasivos. Lo unico que pueden hacer los procesos pasivos es realizar comprobaciones y, median te sentencias ASSERT avisar de violaciones dentro de la ejecuci n. Resulta interesante o colocarlos en la entidad ya que as sirven para cualquier arquitectura que se pueda de
nir. A continuaci n veremos un ejemplo de utilizaci n de un proceso pasivo para la o o comprobaci n del tiempo de establecimiento set-up. o
Ejemplo 8.2 A~adir un proceso pasivo en la entidad del registro del ejemplo 8.1 que n
detecte la violaci n del tiempo de establecimiento y emita un mensaje. o
En principio la arquitectura quedar a igual por lo que no habr a que modi carla,

solamente la entidad incluir , entre un BEGIN y un END el ASSERT visto en los tres a ejemplos anteriores. Pero supongamos que no se dispone de dichos atributos para la se~al de entrada y queremos hacerlo a pelo", entonces una posible soluci n, donde n o adem s se muestra c mo se maneja el tiempo de simulaci n, se da a continuaci n: a o o o
ENTITY ff IS PORTd,clk: IN std_logic; q: OUT std_logic; BEGIN PROCESSclk,d VARIABLE tiempo_d_cambio: TIME := 0 ns; VARIABLE clk_ultimo, d_ultimo: std_logic := 'X'; BEGIN IF d =d_ultimo THEN tiempo_d_cambio:=NOW; d_ultimo:=d; END IF; IF clk =clk_ultimo THEN IF clk='1' THEN ASSERT NOW-tiempo_d_cambio =5 ns REPORT "Error en el tiempo de establecimiento" SEVERITY WARNING; END IF; clk_ultimo:=clk; END IF; END PROCESS; END ff;
Naturalmente aqu se ha supuesto que ni siquiera se tiene el atributo 'EVENT, lo cual

s lo se justi ca considerando que este ejemplo es m s pedag gico que otra cosa. En el o a o caso de haber utilizado este atributo, bastar a conservar el IF m s interior a~adi ndole
a n e AND clk'EVENT en la condici n; con esto, la condici n y la variable de reloj sobran. o o Tambi n se ha introducido la funci n prede nida NOW que da el tiempo de simulaci n e o o en el momento en que se ejecuta la instrucci n. o Ingenier a Inform tica
74

a
Cap tulo 9
VHDL para s ntesis
La s ntesis de un circuito a partir de VHDL consiste en reducir el nivel de abs

tracci n de la descripci n de un circuito hasta convertirlo en una de nici n puramente o o o estructural cuyos componentes son los elementos de una determinada librer a de com
ponentes, que depender del circuito que se quiera realizar, la herramienta de s ntesis, a
etc. Al nal del proceso de s ntesis se debe obtener un circuito que funcionalmente se
comporta igual que la descripci n que de l se ha hecho. o e En un principio, cualquier descripci n en VHDL es sintetizable, no importa el nivel o de abstracci n que la descripci n pueda tener. Esto, que en principio puede parecer o o sorprendente no lo es en absoluto ya que cualquier descripci n en VHDL se puede o simular, y si se puede simular, el propio simulador en general un ordenador ejecutando un programa es un circuito que funcionalmente se comporta tal y como se ha descrito, por lo tanto es una s ntesis del circuito que se ha descrito. Es evidente que no ser el
a circuito m s optimizado para realizar la tarea que se pretende, ni lo har a la velocidad a a que se requiere, pero seguro que funcionalmente se comporta tal y como se ha descrito. La complejidad del circuito resultante, y tambi n incluso la posibilidad o no de e realizar el circuito, va a depender sobre todo del nivel de abstracci n inicial que la deso cripci n tenga. En primera aproximaci n se puede coger un ordenador que ejecute la o o simulaci n, y ya tengo la s ntesis. A partir de esta primera aproximaci n hay que ir opo
o timizando el circuito. En realidad las herramientas de s ntesis siguen una aproximaci n
o distinta, ya que de otra manera, el circuito ser a algo parecido a un microprocesador
cuando quiz s lo se pretende implementar una puerta l gica. a o o La aproximaci n de las herramientas de s ntesis consiste en, partiendo de la deso
cripci n original, reducir el nivel de abstracci n hasta llegar a un nivel de descripci n o o o estructural. La s ntesis es por tanto una tarea vertical entre los niveles de abstracci n
o de un circuito. As , una herramienta de s ntesis comenzar a por la descripci n com

o portamental abstracta y secuencial e intentar a traducirla a un nivel de transferencia
entre registros descrita con ecuaciones de conmutaci n. A partir de esta descripci n se o o intentar a transformarla a una descripci n estructural donde se realiza adem s lo que
o a se llama el mapeado tecnol gico, es decir, la descripci n con los componentes de una o o librer a especial que depende de la tecnolog a con la cual se quiera realizar el circuito.

Las herramientas de s ntesis actuales cubren a la perfecci n la s ntesis a partir de
o
descripciones RTL y estructurales, pero no est n tan avanzadas si el dise~o se encuentra a n descrito en un nivel de abstracci n m s alto. No es que no se pueda sintetizar a partir o a de un nivel alto de abstracci n, lo que ocurre es que la s ntesis obtenida no es quiz la o
a 75
76 m s ptima para el circuito que se pretende realizar. a o
VHDL para s ntesis
9.1 Restricciones en la descripci n o

No se va a explicar en esta secci n el funcionamiento interno de las herramientas de o s ntesis, pero s que conviene dar algunas nociones de c mo una herramienta de s ntesis

o
sto es interesante porque muchas interpreta algunas de las instrucciones en VHDL. E veces es m s sencillo para el dise~ador simpli car ciertas cosas que dejar esta tarea a n a una m quina que lo puede hacer mal. Adem s, puede ocurrir que un sintetizador a a d una interpretaci n algo diferente de cierta estructura, por lo tanto conviene aclara e o tambi n si un circuito es combinacional, secuencial, s ncrono, etc. e
Todas estas consideraciones van a imponer unas restricciones a lo que es el lenguaje, por lo tanto, cualquiera que pretenda usar el VHDL para s ntesis de circuitos debe
conocerlas. Estas restricciones dependen de cada herramienta de s ntesis, ya que depen
diendo de la calidad de la herramienta pueden interpretar m s estructuras del lenguaje a o menos. El fabricante de estas herramientas suele dar el subconjunto del lenguaje que el sintetizador es capaz de interpretar, as como las interpretaciones que hace de deter
minadas estructuras que dejan de ser est ndar pero que facilitan el dise~o y su posterior a n s ntesis. No obstante, hay determinadas recomendaciones que suelen ser comunes a la
mayor a de las herramientas de s ntesis. Veamos a continuaci n unas cuantas:

o Evitar las clausulas temporales Normalmente los simuladores prohiben expresamente el uso de asignaciones con retraso en las se~ales, en otras simplemente n los ignoran, pero lo que est claro es que el sintetizador intentar implementar el a a circuito funcionalmente, por lo que estos retrasos no tienen sentido para el sintetizador. Aparte de esto, no se permiten las asignaciones m ltiples, en una unica u sentencia, a una se~al por la misma raz n. n o Identi car cada puerta con claridad Las puertas l gicas y otros elementos tienen o generalmente una estructura clara e incluso se pueden utilizar comandos directos que realizan estas funciones. Desde luego no es nada conveniente de nirse una puerta tal y como se hizo en el ejemplo 6.2. Evitar las sentencias de espera En algunos sintetizadores quiz sea posible utilizar a sentencias de espera WAIT dentro de los procesos, pero no es nada aconsejable puesto que la herramienta puede tener di cultades en interpretar estas sentencias. Es aconsejable en cambio el uso de listas sensibles, y en muchos sintetizadores es casi la unica posibilidad. El uso del WAIT est bastante restringido, as , si se usa, a
algunas herramientas exigen que sea la primera instrucci n del PROCESS, y s lo se o o permite una condici n. o Cuidado con las listas sensibles La mayor a de sintetizadores admiten la lista sen
sible o una sentencia WAIT al principio, pero no siempre la interpretan como lo har a un simulador ya que en determinadas ocasiones el proceso se ejecutar cuan
a do cambia una se~al que se encuentra en el proceso pero no en la lista sensible o n en el WAIT. Permitir discrepancia Normalmente es f cil sintetizar algo simple como s =NOT s a ya que no es m s que una puerta inversora conectada sobre si misma que puede a servir muy bien para generar una se~al de reloj con periodo el doble que el retraso n que la puerta presente. Si se intenta simular algo como la instrucci n anterior, se o comprobar que la simulaci n se queda colgada en esa instrucci n puesto que no a o o Ingenier a Inform tica
9.2 Construcciones b sicas a
77
hay retrasos y se llama a s misma una y otra vez. Por lo tanto, en estos casos,
aunque la simulaci n es incorrecta, la s ntesis lo es. o
Se~ales de reloj Normalmente s lo se permite una se~al de reloj por proceso, y n o n adem s debe especi carse claramente el anco de subida del reloj mediante la a condici n clk='1' AND clk'EVENT. En general s lo puede ponerse esta condio o ci n una vez por proceso y en ning n caso se puede poner ELSE en el IF en el que o u se us la condici n. o o Asignaciones unicas Aunque en simulaci n es bastante corriente que a una se~al se o n le asignen varios valores a lo largo de un mismo proceso, en s ntesis esto resulta
dif cil de interpretar y no debe usarse normalmente no se permite.
Evitar IFs anidados Normalmente las herramientas tienden a no sintetizar de manera ptima varios condicionales anidados entre s . Los condicionales es mejor o
utilizarlos a solas. Utilizar CASE mejor que varios IFs Las estructuras CASE tienen para los sintetizadores un modelo optimizado de s ntesis, generalmente mejor que lo mismo descrito
mediante IFs. Utilizar el estilo indicado para las m quinas de estado Muchos de los problea mas digitales se pueden resolver de forma sencilla mediante una m quina de esa tados. En VHDL hay muchos estilos diferentes para poder describir m quinas de a estados, entonces a veces ocurre que el sintetizador no se da cuenta de que lo que tiene delante es una m quina de estados y no optimiza bien el circuito resultante. a En los manuales de los sintetizadores suelen venir ejemplos de lo que la herramienta entender que es una m quina de estados, entonces es mejor utilizar ese a a estilo aunque no nos resulte c modo, el resultado nal ser bastante m s ptimo. o a a o Especi car la arquitectura Es posible que se creen varias descripciones para un mismo circuito. Normalmente el sintetizador coger la primera que le parezca, a por lo que conviene especi car cu l de todas las arquitecturas se desea sintetizar a mediante un bloque de con guraci n CONFIGURATION. o Con estas restricciones ahora expuestas, y hay algunas m s que depender n del a a sintetizador, ya nos damos cuenta de que no basta con describir algo en VHDL y ver que funciona para poderlo sintetizar, hay que adem s conocer bien la herramienta de a s ntesis, saber qu cosas no se pueden describir, y adem s hacer la descripci n lo m s
e a o a optimizada posible. Para ello es bueno, que se conozcan c mo se sintetizan algunas de o las estructuras b sicas del VHDL, o por lo menos conocer si lo que se est describiendo a a es l gica combinacional, o secuencial. o

El primer paso es ver si un circuito describe l gica combinacional o secuencial. Un o circuito describe l gica combinacional si la salida depende unicamente de la entrada en o ese instante y no de la entrada que hubiera en un pasado, es decir, ante una entrada dada la salida es siempre la misma. Un circuito describe l gica secuencial cuando la o salida depende de la entrada actual y de las entradas anteriores, o dicho de otra forma, la salida depende de la entrada y del estado del sistema. Esto introduce un nuevo elemento dentro del sistema que ser la memoria, por tanto, cualquier sistema que tenga al menos a una se~al que ante el cambio de unas se~ales cambie, pero que pueda ocurrir que ante n n el cambio de las mismas se~ales conserve su valor, entonces se tratar de un sistema n a Ingenier a Inform tica
78
VHDL para s ntesis
secuencial ya que dicha se~al es un elemento de memoria. Esto nos da una pista de si n un circuito ser secuencial y se realizar por tanto a partir de elementos de memoria a a como puedan ser cerrojos o registros.
9.2.1 Descripci n de l gica combinacional o o

La idea b sica es que si en la estructura del lenguaje no introducimos elementos de a memoria" entonces estaremos delante de una descripci n combinacional. Vamos a ver o entonces c mo evitar que aparezcan elementos de memoria y que por tanto el circuito o se realice s lo con puertas l gicas. Los requisitos para conseguir esto ser n entonces: o o a Si la ejecuci n es concurrente se de ne l gica combinacional cuando: o o La se~al que est siendo asignada no interviene en la asignaci n. Ejemplos: n a o
a =b WHEN h='1' ELSE c; a =b WHEN h='1' ELSE a; a =b WHEN a='1' ELSE c;
Si la se~al interviniera en la asignaci n entonces habr a casos para los cuales se n o

conserva su valor, y por tanto ser a un elemento de memoria.
No hay lazos combinacionales en realidad esta es una extensi n de la anterior. o Ejemplos:
-- Secuencial d =b AND a; a =d OR e; -- Combinacional d =b AND c; a =d OR e;
-- combinacional -- secuencial -- secuencial
Si la ejecuci n es serie proceso se sintetiza l gica combinacional cuando: o o La lista sensible de un proceso incluye todas las se~ales implicadas en las asign naciones. Es claro que si alguna se~al no est en la lista sensible, cuando se n a produzca un cambio en esta se~al, el proceso no se ejecutar y no habr cambios n a a en las se~ales internas del proceso que por tanto conservan su valor, por lo que n se tratar de un circuito secuencial. a Se asignan todas las variables y se~ales que intervienen. Normalmente esto se n aplica a instrucciones condicionales. Si hay una condici n para la cual la se~al o n no se asigna, es decir, se queda igual, esto indica la presencia de un latch. La explicaci n es la misma, si para una determinada condici n no se realiza la o o asignaci n, entonces la se~al no asignada conserva su valor y por tanto es un o n elemento de memoria. Ejemplo:
-- Combinacional PROCESSb,c,e,d BEGIN IF b='1' THEN d =c; ELSE d =0; END IF; a =d OR e; END PROCESS; -- Secuencial PROCESSb,c,e,d BEGIN IF b='1' THEN d =c; END IF; a =d OR e; END PROCESS;
c 0
c
Mux d e b a
Latch
d e a

a
79
9.2.2 Descripci n de l gica secuencial o o

Un circuito es secuencial si su salida puede depender del estado del sistema. Desde el punto de vista del VHDL, las reglas que hemos visto para la descripci n de l gica o o combinacional nos sirven aqu para decir que si cualquiera de las reglas anteriores no se
cumple, entonces el circuito describe l gica secuencial. En este sentido, en vez de repetir o las mismas reglas pero poni ndolas en negado, vamos a ver c mo describir algunos de e o los elementos b sicos de un circuito secuencial como latches, registros, relojes, etc. a Descripci n de latches Un latch o cerrojo es un circuito que mantiene la salida a un o valor cuando una se~al de control est inactiva, y la salida es igual a la entrada n a cuando dicha se~al de control est activa. Normalmente la se~al est activa si n a n a est a nivel alto o '1' e inactiva si est a nivel bajo o '0', pero puede ser al rev s, a a e por eso mejor usar activo-inactivo. Veamos c mo se describe esto de forma serie o proceso y concurrente: Serie Hay varias posibilidades: Cuando en un proceso no se consideran todas las posibles asignaciones se pone un latch en esa se~al: n
-- biestable tipo D: PROCESSd,en BEGIN IF en='1' THEN q =d; END IF; END PROCESS;
Cuando no se especi can todas las se~ales en la lista sensible: n Esta segunda forma no es la m s adecuada en un caso real de s ntesis ya a
que muchos sintetizadores no lo interpretan bien, de hecho, supondr an
en la mayor a de los casos que d forma parte de la lista sensible y lo
anterior se realizar a como si fuera l gica combinacional.
o Concurrente Suele ponerse un latch cuando la se~al que est siendo asignada n a interviene en la asignaci n: o En este caso la se~al a se encuentra latcheada por la se~al h. En realidad esta n n expresi n puede interpretarse tambi n como l gica combinacional donde se o e o da una realimentaci n, pero precisamente esta realimentaci n es la base para o o la realizaci n de cerrojos y l gica secuencial por ejemplo, los ip- op est n o o a realizados internamente mediante puertas. Lo que s que puede ocurrir es
que dependiendo de la herramienta que estemos utilizando, lo anterior se realice mediante puertas o mediante un elemento de la librer a que sea un
cerrojo o latch, siendo esta segunda opci n la m s com n y ptima en general. o a u o Descripci n de se~ales de reloj La se~al de reloj se de ne mediante la detecci n o n n o del anco de subida o bajada de una se~al. Normalmente se utiliza una condicional n de manera que se detecte la siguiente condici n: o
clk'EVENT AND clk='1' clk'EVENT AND clk='0' a =b AND c WHEN h='1' ELSE a; PROCESSb BEGIN a =d OR b; -- d esta "latcheado" por b END PROCESS;
En VHDL no hay problema en de nirse un reloj que fuera activo en ambos ancos, pero eso no es sencillo de sintetizar por lo que si hay un reloj se debe utilizar uno s lo de los ancos. Adem s, y como se dijo al principio de este cap tulo, en la o a
-- Flanco de subida -- Flanco de bajada
80
VHDL para s ntesis
mayor a de los casos se permite una unica se~al de reloj por proceso.
n Descripci n de registros Los registros son como los latches pero la entrada pasa a o la salida cuando se produce un anco de la se~al de reloj: n
PROCESSclk PROCESSclk,reset BEGIN BEGIN IF clk='1' THEN q =d; IF reset='1' THEN q ='0'; ELSIF clk'EVENT AND clk='1' THEN q =d; END IF; END PROCESS; END IF; END PROCESS;
En el ejemplo de la derecha se observa que en realidad no hace falta especi car la condici n de evento ya que al estar la se~al de reloj sola en la lista sensible, o n s lo se ejecuta el proceso si se produjo un evento en la se~al. Ambos ejemplos son o n equivalentes y sintetizan casi lo mismo, un biestable master-slave tipo D, pero el de la izquierda incorpora una se~al de r set que pone a cero el registro. En el n e de la izquierda es necesaria la detecci n de anco completa puesto que al haber o dos se~ales en la lista sensible no se sabe cual es la que provoc la ejecuci n del n o o proceso. Consideraciones sobre la se~al de reloj Para que un circuito secuencial sea sinten tizado con xito, se deben tener en cuenta algunas directrices que ata~en sobre e n todo a la se~al de reloj. Algunas ya se vieron en las recomendaciones iniciales, n pero no viene mal recordarlas aqu , veamos algunas:
S lo debe permitirse una detecci n de anco por cada proceso, es decir, deo o be haber un unico reloj por proceso. En realidad el problema viene de que una misma circuiter a es dif cil de sintetizar si est sincronizada mediante dos

a relojes diferentes. Normalmente cada proceso en una descripci n en VHDL o corresponde con una salida o se~al interna del sistema, si se pusieran dos relon jes en un mismo proceso signi car a que esa se~al viene sincronizada por dos
n se~ales diferentes, lo que implica realizar l gica sobre la se~al de reloj, que n o n aunque es posible no es nada aconsejable. De esta manera se deja en manos del dise~ador generar una unica se~al de reloj que pueda ser funci n de otras n n o se~ales. n Cuando en un IF se comprueba el anco del reloj, no debe seguir un ELSE. Se podr a poner pero desde un punto de vista de realizaci n f sica del circuito no
o
tendr ning n sentido. a u El reloj, cuando se especi ca con anco, no debe ser usado como operando. As la instrucci n IF NOT clk'EVENT AND clk='1' THEN... ser a inco
o
rrecta. Como complemento a este cap tulo resulta muy interesante el dedicado a conceptos
avanzados donde se ver la descripci n de m quinas de estados, as como el cap tulo a o a

de ejemplos donde se han incluido numerosas descripciones de funciones de la vida cotidiana.

a
Cap tulo 10
Conceptos avanzados en VHDL
Hasta este momento, se ha intentado dar una visi n general de lo que es el lenguaje o VHDL y se han dado algunas notas sobre su uso para s ntesis y modelado de circuitos.
Las explicaciones vistas cubren buena parte de las posibilidades del lenguaje, pero todav a quedan muchas cosas por contar. No es que en esta secci n se vayan a cubrir el
o resto de caracter sticas del lenguaje, pero s que se expondr n algunas cosas importantes

a que quedaron por explicar. Como parte del lenguaje en s se explicar la utilizaci n de
a o buses y funciones de resoluci n, y como ejemplos de descripciones se ver la forma en o a que se pueden describir m quinas de estados mediante VHDL. a
10.1 Buses y resoluci n de se~ales o n

Normalmente un bus es un conjunto de hilos que se agrupan juntos por poseer un signi cado com n, como por ejemplo un bus de datos, de direcciones, etc. Se ha visto u que estos buses pod an de nirse de forma sencilla mediante la de nici n de matrices, o
o vectores en este caso, en VHDL. Por lo tanto, no es sobre la creaci n de buses sobre lo o que trata esta secci n. o Muchas veces en un bus real, y se puede dar tambi n en una se~al unica, se da la e n circunstancia de que hay varios elementos conectados a la misma l nea. Pensemos por
ejemplo en el bus de datos de un ordenador. En ese bus de datos pueden escribir tanto el procesador, como la memoria, como elementos perif ricos, etc. Resulta evidente que e si varios dispositivos escriben al mismo tiempo sobre el bus, aparte de que no se sabe qu valor l gico resulta, se pueden destruir, o como poco calentar mucho, los circuitos de e o salida de los dispositivos que escriben sobre el bus. Cuando varios dispositivos escriben al mismo tiempo sobre una misma se~al, a eso se le llama contenci n, o lo que es lo n o mismo, que hay una lucha o contienda por el bus. Para evitar que las contenciones, o luchas, en el bus acaben con los dispositivos que escriben sobre l, stos escriben en el bus a trav s de bu ers que, dependiendo del tipo e e e que sean triestado, colector abierto, etc, administrar n la contenci n de una forma a o u otra. En el caso de procesadores y memorias, se suele utilizar el bu er triestado que tiene una se~al de habilitaci n de manera que cuando esta se~al est activa el n o n a bu er puede escribir sobre el bus, y cuando est inactiva tambi n escribe pero lo que a e se llama un valor de alta impedancia en el tipo std logic es el valor 'Z' que tiene una fuerza en el bus muy d bil, de manera que si alg n otro dispositivo escribe un '1' e u 81
82
o un '0', ste ser el valor que se tome ya que el '1' o el '0' son valores m s fuertes e a a que el 'Z'. La precauci n, a la hora de realizar el circuito, es cuidar de que s lo haya o o un dispositivo a un tiempo que escribe el valor fuerte, mientras que el resto est n en a alta impedancia. Otros buses, normalmente los dedicados al arbitraje, suelen utilizar salidas en colector abierto de manera que varios dispositivos pueden escribir a la vez, y no pasa nada porque uno escriba un '0' y otro un '1' al mismo tiempo ya que el cero siempre gana. Es una forma, adem s, de realizar lo que se llama una AND cableada, a ya que simplemente conectando juntas varias se~ales en colector abierto el resultado en n el bus ser una AND l gica sobre todas las se~ales que escriben en el bus. a o n Hasta ahora, en todos los ejemplos que se han visto, s lo se asignaba un valor a una o se~al. De hecho, es imposible en VHDL asignar dos veces una misma se~al de tipo no n n resuelto en dos instrucciones concurrentes. Dicho de otra manera, s lo un driver puede o escribir sobre una se~al en el caso de poner retrasos, en una multiasignaci n, son varios n o driver consecutivos, pero s lo hay uno que escribe sobre la se~al. Como corolario de o n este principio que acabamos de dar, se puede decir que no se puede asignar dos veces un valor a una se~al en procesos diferentes, y conviene recalcarlo tanto ya n que es un error muy com n a la hora de describir circuitos usando VHDL. u Para solucionar el problema de los buses en VHDL se han creado los tipos resueltos que van a ser un tipo de se~ales que tienen asociada una funci n de resoluci n que es n o o precisamente la que resuelve el con icto que se da cuando varios drivers escriben sobre una misma se~al y decide qu valor asignarle. n e Un tipo resuelto se de ne con la declaraci n de subtipo a~adiendo el nombre de o n la funci n. Para ver esto m s claro veamos una aplicaci n evidente. Supongamos o a o que tenemos una l gica con tres niveles que son el uno '1', el cero '0', y el de alta o impedancia 'Z'. Supongamos que se tienen se~ales sobre las que se pueden dar accesos n m ltiples a un tiempo ej. un bus de datos. Con estas consideraciones vamos a ver u c mo se describir a un bus de este tipo para que soportara m ltiples drivers en una o
u misma se~al. Para empezar habr a que de nir estos tipos: n
TYPE logico IS '0','1','Z'; TYPE vector_logico IS ARRAY integer range OF logico;
Para continuar hay que de nirse una funci n de resoluci n que calcule el valor del o o driver en funci n de todas las asignaciones que se est n haciendo. En nuestro ejemplo o a cualquier se~al que contenga 'Z' no interviene, y para el resto, ser cero si al menos hay n a uno que es cero wire AND logic. Con estas consideraciones, la funci n de resoluci n o o ser : a
FUNCTION resolversenales: IN vector_logico RETURN logico IS VARIABLE index: integer; VARIABLE escribe: boolean:=FALSE; BEGIN FOR index IN senales'range LOOP IF senalesindex='0' THEN RETURN '0'; END IF; IF senalesindex='1' THEN escribe:=TRUE; END IF; END LOOP; IF escribe RETURN '1'; END IF; RETURN 'Z'; END resolver;

a
10.1 Buses y resoluci n de se~ales o n
83
A continuaci n se debe declarar un subtipo para que todas las se~ales que se declaren o n con ese subtipo puedan ser usadas como descripci n de un bus: o
SUBTYPE logico_resuelto IS resolver logico;
La forma en que se usa este nuevo tipo resuelto es exactamente igual que el no resuelto. Es decir, la declaraci n de se~ales se hace de la misma manera que siempre. o n Tambi n se admite, en la declaraci n de la se~al, la funci n de resoluci n que se desea e o n o o utilizar, as las siguientes instrucciones son equivalentes:
SIGNAL linea: logico_resuelto; SIGNAL linea: resolver logico;
Como un ejemplo de la utilizaci n de los tipos resueltos, aplicaremos el tipo anterior o o logico resuelto para solucionar el problema de la contenci n en el bus. Supongamos que tenemos un bus de datos compartido por una memoria y un microprocesador que se llama datos, que el bus de datos del micro se llama micro datos y el de la memoria mem datos y que ambos son las entradas internas a sendos bu ers triestado que tienen como se~ales de habilitaci n micro ena y mem ena. Por ultimo vamos a suponer que es n o el procesador el que lo controla todo a partir de su se~al de read. La parte de c digo n o referida al bus quedar a:
-- triestado del microprocesador: datos =micro_datos WHEN micro_ena='1' ELSE OTHERS = -- triestado de la memoria: datos =memo_datos WHEN memo_ena='1' ELSE OTHERS = -- Control con la senyal de read: micro_ena =NOT read; memo_ena =read; 'Z';
'Z';
Cuando el microprocesador lee de la memoria su bu er est deshabilitado ya que es a la memoria la que escribe por el bus. Cuando el micro escribe ocurre al rev s. De esta e manera nunca hay dos se~ales que escriben valores fuertes sobre el bus, ya que siempre n una de las dos estar en alta impedancia. Las instrucciones concurrentes anteriores, que a se pod an haber puesto como procesos, no ser an posibles si la se~al datos no fuera de

n tipo resuelto, ya que tendr amos dos instrucciones concurrentes que escriben al mismo
tiempo sobre la misma se~al. n Como an cdota nal, aunque ya se vio en las asignaciones a matrices cap tulo 4, e
comentar que la cl usula OTHERS = 'Z' es una agregado o conjunto aggregate que a signi ca que se le asigna 'Z' a todos los bits que tenga la se~al datos, si suponemos un n bus de 8 bits, la cl usula anterior ser a equivalente a poner "ZZZZZZZZ", con la ventaja a
de que la misma descripci n sirve para cualquier tama~o de bus. o n En el paquete standard de la librer a std se de n an los tipos bit y bit vector

como no resueltos, es decir, no tienen funci n de resoluci n y por tanto no se los puede o o usar en buses de datos ni se~ales donde varios procesos escriban a un tiempo. Para n evitar esto est n los tipos std logic y std logic vector que adem s de poseer un a a n mero m s realista de niveles l gicos ver el cap tulo 7, posee funciones de resoluci n. u a o
o Estos tipos ven an de nidos en el paquete std logic 1164 de la librer a ieee que

incluye adem s los tipos std ulogic y std ulogic vector que son los tipos no resueltos a equivalentes. Ingenier a Inform tica
84
10.2 Descripci n de m quinas de estados o a
Es muy normal, a la hora de de nir hardware, realizar la descripci n siguiendo la o de nici n de una m quina de estados. Una m quina de estados est de nida por dos o a a a funciones, una calcula el estado siguiente en que se encontrar el sistema, y la otra a calcula la salida. El estado siguiente se calcula, en general, en funci n de las entradas o y del estado presente. La salida se calcula como una funci n del estado presente y las o entradas. Normalmente hay dos tipos de m quinas de estados, unas son las de Mealy y las a otras son las de Moore. Las de Mealy son m s generales y se caracterizan porque la a salida depende del estado y la entrada. Las m quinas de Moore son un caso particular a de las anteriores y se caracterizan porque la salida s lo depende del estado en que se o encuentra el sistema. En VHDL se pueden describir tanto m quinas de Mealy como de Moore y la estruca tura es ambas es bastante simple. Veamos a continuaci n la forma general que tendr a o
una posible, que no la unica, descripci n de una m quina de Moore donde la salida s lo o a o depende del estado del sistema. Para ello supondremos que entrada y salida son las entradas y salidas, y que est1,est2,...,estK son los estados del sistema. Con esto, la descripci n ser : o a
ENTITY maquina IS PORT entrada: IN tipoin; salida: OUT tipout; END maquina; ARCHITECTURE moore OF maquina IS TYPE estado IS est1,est2,...,estN; SIGNAL presente: estado:=est1; -- especificar un estado inicial SIGNAL siguiente: estado; -- en realidad basta con una se'nal BEGIN PROCESSentrada,presente BEGIN CASE presente IS WHEN est1= salida =valor1; siguiente =f1entrada; WHEN est2= salida =valor2; siguiente =f2entrada; . . WHEN estN= salida =valorN; siguiente =fNentrada; END CASE; END PROCESS; presente =siguiente; END moore;
En este caso los valores valor1, valor2, etc. son valores concretos que se le asignan a la salida. Las funciones f1, f2, etc. son en realidad expresiones que dependen de la entrada, y no signi ca que existan como tales funciones, simplemente signi ca una expresi n en la que pueden intervenir las entradas. o Para llevar el estado del sistema se han de nido dos se~ales, por un lado presente n para indicar el estado actual, y por otro la se~al siguiente para indicar el estado n siguiente. En realidad basta una sola se~al para indicar el estado, lo cual es bastante n sencillo de entender puesto que cuando se sintetice s lo va a existir un latch o registro o Ingenier a Inform tica
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que indique el estado, y no dos como aparentemente aparece en la descripci n. Si se o ha a~adido la se~al siguiente es por claridad, pero es evidente que es la misma cosa n n que presente debido a la instrucci n concurrente presente =siguiente. De ahora en o adelante se utilizar la se~al de presente para indicar tanto el siguiente como el actual. a n La m quina descrita anteriormente es un ejemplo t pico de descripci n de sistema a
o secuencia. Sin embargo en la pr ctica tiene un problema. Para empezar, a pesar de a ser un circuito secuencial, ser a implementado con puertas l gicas o cerrojos activos
o por nivel, lo cual puede presentar problemas de metaestabilidad. En efecto, aqu las
transiciones entre estados vienen provocadas por los cambios en las entradas y por lo cambios en los estados. Si el cambio de estado no ocurre de forma instant nea en todos a los bits que lo de nan lo cual no es dif cil o se producen picos o transiciones en las
entradas que tampoco es raro el sistema puede acabar en un estado que no es el que le toca. Por esta raz n, las m quinas de estados en circuitos reales, suelen venir sincronizadas o a por una se~al de reloj, de manera que la transici n entre estados se da en uno de los n o ancos de la se~al de reloj. Si le ponemos una se~al de reloj, que llamaremos clk, a la n n m quina anterior, la descripci n quedar a: a o
ENTITY maquina IS PORT entrada: IN tipoin; clk: IN bit; salida: OUT tipout; END maquina; ARCHITECTURE moore_sincrono OF maquina IS TYPE estado IS est1,est2,...,estN; SIGNAL presente: estado:=est1; -- el inicial BEGIN estados: PROCESSclk BEGIN IF clk='1' THEN CASE presente IS WHEN est1= presente =f1entrada; WHEN est2= presente =f2entrada; . . WHEN estN= presente =fNentrada; END CASE; END IF; END PROCESS estados; salida: PROCESSpresente BEGIN CASE presente IS WHEN est1= salida =valor1; WHEN est2= salida =valor2; . . WHEN estN= salida =valorN; END CASE; END IF; END PROCESS salida; END moore_sincrono;

a
86
Hemos visto que se ha separado la parte secuencial proceso estados de la combinacional proceso salida. Esto es especialmente util cuando se trabaja con m quinas a de estados s ncronas. La parte secuencial se encarga de calcular el estado siguiente, y
la parte combinatorial pura calcula la salida en funci n del estado y la entrada. Cada o una de estas partes se puede describir mediante dos procesos separados. Normalmente, adem s, las m quinas de estados suelen necesitar una se~al de reset que lleve a la a a n m quina a un estado conocido de partida. a Veamos a continuaci n c mo ser a la estructura de una m quina gen rica que incoro o
a e pora r set, reloj, y es de tipo Mealy la salida depende tambi n de la entrada: e e
ENTITY maquina IS PORT entrada: IN tipoin; clk,reset: IN bit; salida: OUT tipout; END maquina; ARCHITECTURE mealy OF maquina IS TYPE estado IS est1,est2,...,estN; SIGNAL presente: estado:=est1; BEGIN
-- el inicial
--Bloque secuencial: estados: PROCESSclk,reset -- reset asincrono BEGIN IF reset='1' THEN presente =est1; -- estado inicial ELSIF clk='1' AND clk'EVENT THEN CASE presente IS WHEN est1= presente =f1entrada; WHEN est2= presente =f2entrada; . . WHEN estN= presente =fNentrada; END CASE; END IF; END PROCESS estados; -- Bloque combinacional: salida: PROCESSentrada,presente CASE presente IS WHEN est1= salida =g1entrada; WHEN est2= salida =g2entrada; . . WHEN estN= salida =gNentrada; END CASE; END PROCESS salida; END mealy;
En la descripci n anterior el proceso salida no depende del r set puesto que o e jando un estado cuando est activa la se~al de r set, jamos tambi n la salida. En el a n e e caso de necesitar una salida especial para cuando el r set est activo se especi car a e a
en este proceso, pero esto en general no es necesario ya que se suele elegir el estado correspondiente al r set para que su salida sea la que se desea. e Ingenier a Inform tica
87
El r set anterior era as ncrono por encontrarse dentro de la lista sensible. Si se desea e
un r set s ncrono, hay que quitarlo de la lista sensible e incorporarlo a la m quina como e
a si fuera una entrada m s. a

a
88

a
Cap tulo 11
Utilizaci n del lenguaje VHDL o
En esta secci n se muestran unos cuantos ejemplos de utilizaci n del VHDL para o o simulaci n y s ntesis. Cuando se explica un lenguaje de programaci n, y con los de o
o descripci n de circuitos pasa igual, resulta dif cil explicar c mo resolver un problema o
o mediante el lenguaje. Parece que la mejor forma sigue siendo dar unos cuantos ejemplos de c mo resolver determinados problemas y a partir de ah poder coger con anza y o
soltura con el lenguaje.
11.1 Errores m s comunes usando VHDL a

Antes de empezar con los ejemplos resulta interesante dar algunas recomendaciones, aparte de las que se han dado ya, para as evitar el tropezar varias veces en el mismo
problema o error de dise~o. A continuaci n se recogen una serie de errores que se suelen n o cometer al empezar a programar o describir circuitos con VHDL. El error m s com n es probablemente la asignaci n de una misma variable en proa u o cesos diferentes, o lo que es lo mismo, asignaci n de una misma se~al en inso n trucciones concurrentes diferentes. Este error viene de que a veces se divide el problema atendiendo a las entradas en vez de a las salidas, con lo que se pone un proceso para cada entrada o grupo de entradas, con lo que las salidas, que depender n en general de varias entradas, aparecen en varios procesos al mismo tiempo. a La soluci n consiste en dividir el problema por las salidas y no por las entradas, o de manera que en cada proceso se integre toda la l gica referida a una salida o a o un grupo de salidas relacionadas. Naturalmente, utilizar tipos resueltos no es una soluci n ya que el problema, que hasta ahora era unicamente de compilaci n se cono o vierte en un problema de dise~o mucho m s dif cil de depurar. El tipo resuelto debe n a
utilizarse unicamente en buses donde se conectan varios dispositivos. Otra causa de este problema se da en lo contadores. Normalmente tenemos un proceso que se encarga de incrementar el contador, y en otro proceso, normalmente el de la m quina de estados, queremos ponerlo a cero en determinados estados. En a este caso no se puede poner a cero en el otro proceso, sino que hay que utilizar una se~al auxiliar para poder comunicar ambos procesos entre s , de manera que si n
un proceso quiere poner a cero el contador lo que tiene que hacer es activar esta se~al para que el proceso que tiene el contador se de por enterado y ponga a cero la n cuenta. 89
90
Otro error bastante com n es pensar que las se~ales se comportan como variables u n dentro de los procesos. As , si tenemos un contador por ejemplo, en un proceso, y
poco despu s de incrementarlo, comparamos a ver si ha llegado a cierto valor en el e mismo proceso, probablemente no funcionar bien puesto que la se~al no habr sido a n a actualizada. Colocando la se~al de contador en la lista sensible probablemente n solucionar a el problema en algunos casos, pero lo normal es que la funcionalidad
del proceso cambiara, especialmente si viene sincronizado por una se~al de reloj que n es el caso m s com n. a u En el caso de estar describiendo botones y cosas as , es decir, pulsos de entrada con
duraci n impredecible, a veces se olvida que el bot n se mantiene pulsado durante o o alg n tiempo que normalmente es mucho mayor que la frecuencia del reloj y por u supuesto much simo mayor que los tiempos de respuesta de los circuitos. Esto
signi ca que cuando un bot n produce un cambio de estado, sigue estando pulsado en o ese estado nuevo que entra y que por lo tanto se debe tener en cuenta, bien a~adiendo n estados auxiliares o bien, y esto funcionar bien en cualquier caso, de niendo una a se~al que se activar al activarse el bot n y que se desactivar al entrar en el estado n a o a siguiente. Sincronizar con un reloj tambi n ayuda a solucionar el problema. e Del mismo estilo del anterior es el problema que surge cuando se pulsa un bot n o y se suelta enseguida. Hay m quinas que si se describen mal est n suponiendo a a que el bot n est continuamente pulsado, y esto no tiene por qu ser as , ser a el o a e

caso contrario al anterior. En estas situaciones, lo que hay que hacer es capturar la pulsaci n de un bot n a trav s de un registro, y volverlo a desactivar cuando se o o e llegue a un estado inicial. Ya menos frecuentemente a veces ocurre que se nos olvidan cosas por asignar. En el caso de las m quinas de estados es importante que al menos el estado inicial o de a r set contenga todas las se~ales de salida con unos valores jos. e n S lo muy al principio, cuando no se tiene muy clara la diferencia entre el entorno o concurrente y el serie, se suele considerar que en el entorno concurrente las instrucciones tambi n se ejecutan una detr s de otra, y no es raro ver c mo se inicializan" e a o unas se~ales a cero y luego se les da otro valor, etc. n A veces crea confusi n la diferencia entre variable y se~al hasta el punto que se o n declaran variable o se~ales en lugares que no les corresponden. Como norma general, n que sirve para 99 de los casos y que casi conviene para no armarse mucho l o sobre
todo al principio, podemos decir que las se~ales s lo se pueden declarar en la parte n o declarativa de la arquitectura, y que las variables s lo se pueden declarar en las o partes declarativas de procesos, funciones y procedimientos. Las se~ales tambi n se n e pueden declarar en los bloques concurrentes, pero como esta estructura se usa poco al principio casi conviene no saberlo hasta que de verdad se empiezan a usar. Como corolario de lo anterior tambi n se da el problema de usar variables en entornos e concurrentes, lo cual no es posible ya que ni siquiera se pueden declarar ah .
De los errores m s comunes, lo que realmente se dan con frecuencia y son m s f ciles a a a de cometer son los dos primeros. Veamos a continuaci n c mo resolver algunos de los o o problemas de dise~o que se pueden plantear en VHDL. n

a
11.2 Ejemplos para simulaci n y s ntesis o
91
El estilo de realizaci n de modelos simulaci n es bastante diferente del estilo empleado o o para la s ntesis de circuitos. Para empezar, en el modelado no hay restricciones de
ning n tipo y adem s los modelos suelen incluir informaci n referente a los retrasos. u a o Aqu veremos algunos ejemplos en los cuales son modelos puesto que incluyen retrasos,
y otros, que por la forma de estar descritos no son sintetizados correctamente. Veremos las diferencias, cuando las haya entre lo que se sintetiza y lo que se simular a, y veremos
que muchas veces no coincide.
11.2.1 El bot n o
Ejemplo 11.1 Un motor el ctrico viene controlado por un unico bot n. Cuando se e o
pulsa el motor cambia de encendido a apagado. Sintetizar el circuito que controla el motor mediante una m quina de estados en VHDL. a
La soluci n a este problema es bastante simple tal y como ya se mostr en el ejemplo o o 6.3 donde con un simple biestable se solucionaba el problema. Desde un punto de vista algo m s abstracto se puede pensar en una m quina de estados con dos estados, de a a manera que se pasa de uno a otro cada vez que se pulsa el bot n. Esto en principio o se puede hacer, pero tiene un problema y es que cuando se pasa de un estado a otro el bot n sigue pulsado, por lo que en realidad se produce una transici n muy r pida o o a entre estados; s lo cuando se suelte el bot n se parar , pero es imposible predecir si se o o a parar en el estado encendido o en el apagado. Para evitar esto lo normal es pensar a en dos estados m s que detengan esta transici n r pida entre estados. La salida s lo a o a o depender del estado del sistema por tanto no es m s que una m quina de Moore: a a a
ENTITY conmutador IS PORT boton: IN bit; motor: OUT bit; END conmutador; ARCHITECTURE moore OF conmutador IS TYPE estado IS apagado1,apagado2,encendido1,encendido2; SIGNAL presente: estado:=apagado1; BEGIN PROCESSboton,presente BEGIN CASE presente IS WHEN apagado1 = motor ='0'; IF boton='1' THEN presente =encendido2; END IF; WHEN encendido2 = motor ='1'; IF boton='0' THEN presente =encendido1; END IF; WHEN encendido1 = motor ='1'; IF boton='1' THEN presente =apagado2; END IF; WHEN apagado2 = motor ='0'; IF boton='0' THEN presente =apagado1; END IF; END CASE; END PROCESS; END moore;

a
92
Se puede hacer algo con menos estados tal y como se muestra a continuaci n, pero o no es cierto que hayan menos estados, aparentemente hay menos porque el sintetizador del circuito introducir latches extra. Adem s, la descripci n que sigue, aunque pudiera a a o parecer que tiene la estructura de una m quina de estados, no lo es exactamente porque a en la lista sensible no se ha introducido la se~al que contiene el estado, y esto signin car que se realiza l gica secuencial que no aparece expl citamente en la descripci n. a o
o En realidad el truco est en que la m quina anterior se realizar a con biestables activos a a
por nivel, mientras que la viene a continuaci n, como no tiene presente en la lista seno sible se activar a por anco por lo que se utilizar a un unico biestable maestro-esclavo,

pero para obtener un biestable maestro-esclavo hacen falta precisamente dos biestables activos por nivel:
ARCHITECTURE pseudomaquina OF conmutador IS TYPE estado IS apagado,encendido; SIGNAL presente: estado:=apagado; BEGIN PROCESSboton BEGIN CASE presente IS WHEN apagado = motor ='0'; IF boton='1' THEN presente =encendido; motor ='1'; -- Esto es salida futura, por tanto, opuesta. END IF; WHEN encendido = motor ='1'; IF boton='1' THEN presente =apagado; motor ='0'; -- Lo mismo, salida futura. END IF; END CASE; END PROCESS; END pseudomaquina;
Este segundo caso no se sintetizar a bien puesto que a las herramientas de dise~o hay
n que especi carles qu cosas son activas por anco de forma expl cita, generalmente con el e
atributo 'EVENT. Si se metiera esta descripci n en un sintetizador, y luego simul ramos o a lo sintetizado, descubrir amos que efectivamente tiene dos estados pero al pulsar el
bot n cambia entre estados de forma r pida tal y como se predijo al principio. En o a cambio, si se simula la descripci n tal y como est , funcionar a bien. Aparte de todo o a
esto, el ejemplo anterior no es precisamente un buen modelo de m quina de estados ya a que la se~al de sincronizaci n, en este caso el bot n, se encuentra en cada uno de los n o o estados, y por otro lado hay algo que no se deber a hacer nunca y es cambiar la salida
al tiempo que cambia el estado para que as el estado siguiente tenga la salida que se
le ha especi cado; en general, cada estado deber a tener especi cadas sus salidas. Para
que un sintetizador hubiera interpretado la descripci n anterior como lo que realmente o pone, habr a que haberlo hecho as :

ARCHITECTURE para_sintesis OF conmutador IS TYPE estado IS apagado,encendido; SIGNAL presente: estado:=apagado; BEGIN PROCESSboton BEGIN IF boton='1' -- o boton='1' AND boton'EVENT CASE presente IS WHEN apagado =

a
motor ='0'; presente =encendido; END IF; WHEN encendido = motor ='1'; presente =apagado; END CASE; END IF; END PROCESS; END para_sintesis;
93
Si repasamos la descripci n anterior y la intentamos simular a mano con todo lo que o sabemos, veremos que cuando el estado es apagado motor el vale uno, y viceversa, es decir, lo contrario de lo que parece. Si esto nos causa mucha confusi n, podemos dividir o el problema en dos procesos, uno que interpreta el estado y otro el cambio de estado:
maquina: PROCESSboton BEGIN IF boton='1' THEN CASE presente IS WHEN apagado= presente =encendido; WHEN encendido= presente =apagado; END CASE; END IF; END PROCESS maquina; salida: PROCESSpresente BEGIN CASE presente IS WHEN apagado= motor ='0'; WHEN encendido= motor ='1'; END CASE; END PROCESS salida;
Esta descripci n es m s interesante ya que en este caso est m s claro lo que quereo a a a mos decir y tanto la simulaci n como la s ntesis coinciden. Quiz alguien podr a pensar o
a
que una posible soluci n ser a poner presente en la lista sensible, pero esto, aunque la o
simulaci n estar a bien, sintetizar a otro circuito diferente. O sea, que es aconsejable o

seguir un unico modelo para la m quina de estados, que funcione bien para s ntesis, y a
no salirse de ah .
11.2.2 Los sem foros a

entre un camino rural y una carretera. En principio, el sem foro del camino rural a siempre est en rojo y el de la carretera en verde. Una c lula en el camino rural a e detecta la presencia de un coche, momento en el cual el sem foro de la carretera pasa a de verde a rojo pasando por el mbar, al tiempo que el sem foro del camino se pone en a a verde. El sem foro del camino permanece en verde unos 10 segundos, momento en el a cual empieza la secuencia de puesta a rojo, al tiempo que el sem foro de la carretera a empieza la secuencia de cambio hacia el verde. El sem foro del camino no debe ponerse a en verde otra vez hasta transcurridos 30 segundos por lo menos. El circuito tiene una entrada de reloj de 1 segundo de periodo y las se~ales de entrada y salida su cientes n para el control del sem foro. a
Ejemplo 11.2 Realizar el circuito de control de unos sem foros que controlan un cruce a
Como se da una se~al de reloj como entrada, es interesante realizar la m quina de n a estados de manera que sea s ncrona con este reloj, de esta manera se evitan proble
mas de metaestabilidad con las entradas, adem s de que las herramientas de s ntesis a
interpretar n mejor que el circuito es una m quina de estados y el resultado ser m s a a a a Ingenier a Inform tica
94
o ptimo. Junto con la m quina de estados habr otros procesos que controlen los tiempos a a de espera mediante contadores. La entrada al sistema ser una se~al de r set as ncrona, que es lo habitual, y las a n e
fotoc lulas del camino, que indicar n un '1' cuando detecten un coche. Las salidas e a ser n un total de 6, 3 para cada sem foro, indicando cada una de estas tres el color a a rojo, ambar y verde. Con estas consideraciones la entidad y arquitectura quedar an:
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY semaforo IS PORT sensor,reset,clk: IN std_logic; semcamin,semcarr: OUT std_logic_vector0 TO 2; END semaforo; ARCHITECTURE descripcion OF semaforo IS TYPE estado IS inicial,carramarillo,caminverde,caminamarillo,espera; CONSTANT verde: std_logic_vector0 TO 2:="001"; CONSTANT amarillo: std_logic_vector0 TO 2:="010"; CONSTANT rojo: std_logic_vector0 TO 2:="100"; SIGNAL presente: estado:=inicial; SIGNAL rescont: boolean:=false; -- Pone a cero la cuenta SIGNAL fin_largo,fin_corto: boolean; -- Indica fin de cuenta SIGNAL cuenta: integer RANGE 0 TO 63; BEGIN -- Lo primero es definirse la maquina de estados: maquina: PROCESSclk,reset BEGIN IF reset='1' THEN presente =inicial; ELSIF clk='1' AND clk'EVENT THEN CASE presente IS WHEN inicial= IF sensor='1' THEN presente =carramarillo; END IF; WHEN carramarillo= presente =caminverde; WHEN caminverde= IF fin_corto THEN presente =caminamarillo; END IF; WHEN caminamarillo= presente =espera; WHEN espera= IF fin_largo THEN presente =inicial; END IF; END CASE; END IF; END PROCESS maquina; salida: PROCESSpresente BEGIN CASE presente IS WHEN inicial= semcarr =verde; semcamin =rojo; rescont =true; WHEN carramarillo= semcarr =amarillo; semcamin =rojo;

a
rescont =true; WHEN caminverde= semcarr =rojo; semcamin =verde; rescont =false; WHEN caminamarillo= semcarr =rojo; semcamin =amarillo; rescont =true; WHEN espera= semcarr =verde; semcamin =rojo; rescont =false; END CASE; END PROCESS salida; -- El siguiente proceso define el contador: contador: PROCESSclk BEGIN IF clk='1' THEN IF rescont THEN cuenta =0; ELSE cuenta =cuenta+1; END IF; END IF; END PROCESS contador; -- Queda la deteccion de los tiempos largos y cortos: fin_largo =true WHEN cuenta=29 ELSE false; fin_corto =true WHEN cuenta=9 ELSE false; END descripcion;
95
11.2.3 El ascensor
pisos. Las entradas al circuito ser n, por un lado, el piso al que el usuario desea a ir mediante 4 botones, y el piso en el que se encuentra el ascensor en un momento dado. Por otro, habr una c lula que detecte la presencia de alg n obst culo en la a e u a puerta, si hay un obst culo la puerta no debe cerrarse. La salida ser por un lado el a a motor mediante dos bits, y la puerta un bit. El funcionamiento es bien simple: el ascensor debe ir al piso indicado por los botones, cuando llegue abrir las puertas que a permanecer n as hasta que se reciba otra llamada. El ascensor no tiene memoria por a
lo que si se pulsan los botones mientras el ascensor se mueve, no har caso. a
ENTITY ascensor IS PORTboton: IN bit_vector0 TO 3; piso: IN bit_vector1 DOWNTO 0; clk,reset,celula: IN bit; motor: OUT bit_vector0 TO 1; puerta: OUT bit; END ascensor; ARCHITECTURE mover OF ascensor IS TYPE estado IS inicial,cerrar,voy; SUBTYPE vector IS bit_vector2 DOWNTO 0; SIGNAL presente: estado:=inicial; SIGNAL bot: bit_vector2 DOWNTO 0; FUNCTION codificapulso: bit_vector0 TO 3 RETURN vector IS BEGIN CASE pulso IS
Ejemplo 11.3 Describir el controlador de un ascensor unico en una vivienda de 4

a
96
WHEN "0001"= WHEN "0010"= WHEN "0100"= WHEN "1000"= WHEN OTHERS= END CASE; END codifica; BEGIN RETURN RETURN RETURN RETURN RETURN "000"; "001"; "010"; "011"; "100";
fsm: PROCESSreset,clk BEGIN IF reset='1' THEN presente =inicial; ELSIF clk='1' AND clk'EVENT THEN CASE presente IS WHEN inicial= IF bot ="100" THEN presente =cerrar; END IF; WHEN cerrar= IF celula='0' THEN presente =voy; -- Sin obtaculos END IF; WHEN voy= IF bot1 DOWNTO 0=piso THEN presente =inicial; END IF; END CASE; END IF; END PROCESS fsm; salida: PROCESSpresente,boton BEGIN CASE presente IS WHEN inicial= motor ="00"; -- Parado puerta ='1'; -- Abierta bot =codificaboton; WHEN cerrar= motor ="00"; puerta ='1'; WHEN voy= puerta ='0'; -- Cerrada IF bot2 DOWNTO 0 piso THEN motor ="10"; -- Subir ELSE motor ="01"; -- Bajar END IF; END CASE; END PROCESS salida; END mover;
El funcionamiento no es muy complejo. Si nadie pulsa nada se mantiene en el estado inicial, si alguien pulsa entonces se cierran las puertas y el motor se pone en marcha en direcci n al piso que se llam . Cuando llega se abren las puertas y se queda a esperar o o una nueva llamada. La funci n codifica se ha puesto para mostrar la inclusi n de una funci n en una o o o descripci n. Realmente el programa funciona exactamente igual de bien, con peque~as o n modi caciones, si se utiliza bot como una se~al de 4 bits. Esta se~al sigue siendo n n necesaria puesto que se encarga de capturar la pulsaci n del bot n. o o El ejemplo del ascensor que se acaba de mostrar no es demasiado realista, por un lado las puertas se cierran de golpe, y por otro, la parada y puesta en marcha del ascensor es tambi n muy brusca. De todas formas pone de mani esto la capacidad de e Ingenier a Inform tica
97
funcionamiento del VHDL para la descripci n de hardware. Como ejercicio adicional se o puede hacer el ejemplo anterior pero a~adi ndole caracter sticas m s realistas como la n e
a detecci n de obst culos durante el cierre de puertas, o la posibilidad de gestionar m s o a a de un bot n pulsado. o
11.2.4 La memoria ROM

Ejemplo 11.4 Realizar el modelo de simulaci n de una memoria ROM simple. La o
ROM tiene una entrada de selecci n activa a nivel bajo, de manera que cuando est aco a tiva, la salida es el contenido de la posici n indicada por la direcci n de entrada, sino o o est activa, la salida es alta impedancia. El tiempo que pasa entre que cambia la seleca ci n y la salida es de 60 ns. El tiempo que pasa entre que la direcci n cambia y cambia o o la salida es de 100 ns. En el caso de cambio en la direcci n, la salida mantiene su valor o anterior durante 10 ns y luego pasa a desconocido.
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY rom IS PORT cen: IN std_logic; direcc: IN std_logic_vector1 DOWNTO 0; dato: OUT std_logic_vector7 DOWNTO 0; END rom; ARCHITECTURE modelo OF rom IS SIGNAL salida: std_logic_vector7 DOWNTO 0; SIGNAL cenr: std_logic: BEGIN PROCESSdirecc BEGIN salida ="XXXXXXXX" AFTER 10 ns; CASE direcc IS WHEN "00"= salida =TRANSPORT "00000000" WHEN "01"= salida =TRANSPORT "00000001" WHEN "10"= salida =TRANSPORT "01010101" WHEN "11"= salida =TRANSPORT "10101010" WHEN OTHERS= NULL; END CASE; END PROCESS; dato =salida WHEN cenr='0' ELSE OTHERS 'Z' WHEN cenr='1' ELSE OTHERS 'X'; cenr =cen AFTER 60 ns; END modelo;
AFTER AFTER AFTER AFTER
100 100 100 100
ns; ns; ns; ns;
El modelo no requiere demasiadas explicaciones. Quiz sea interesante resaltar a que para el caso del retraso de 100 ns de la salida se ha empleado el retraso de tipo transportado en vez del inercial, la raz n es que este evento se asigna al mismo tiempo o que de 10 ns, de manera que si no fuese transportado quitar a el otro evento de la lista
de eventos y no se ejecutar a nunca.
98
11.2.5 El microprocesador
Ejemplo 11.5 Realizar un microprocesador sencillo. El procesador tiene un bus de datos bidireccional de 8 bits. Un bus de direcciones de salida de 8 bits. Una se~al de n n lectura escritura a uno indica lectura y a cero escritura. Una se~al de reloj y una de reset. Internamente debe haber un acumulador de 8 bits, el registro de instrucci n o de 3 bits, y el programa counter de 8 bits. El micro cuenta con 8 instrucciones. Las instrucciones est n formadas por dos bytes, en el primero se pone el c digo, y en el a o segundo el operando, salvo en la ultima que s lo tiene un byte. A continuaci n se o o muestran las instrucciones junto con su codi caci n: o ld a,xx Carga el acumulador con lo que haya en la posici n de memoria indicada o por el operando. 000 ld xx,a Carga en la posici n xx el contenido del acumulador. 001 o and a,xx Realiza la operaci n and entre el acumulador y lo que haya en la posici n o o xx. El resultado se guarda en el acumulador. 010 add a,xx Lo mismo que la anterior pero la operaci n es la suma. 011 o sub a,xx Al acumulador se le resta lo que haya en la posici n xx. El resultado se o guarda en el acumulador. 100 jz xx Salta a la posici n xx si el acumulador es cero. 101 o jmp xx Salta a la posici n xx. 110 o nop No hace nada. 111
Realizar un procesador es relativamente sencillo en VHDL. Adem s tienen todos una a estructura parecida por lo que resulta f cil a~adir instrucciones y hacer el procesador lo a n complicado que se desee. En el caso simple del procesador propuesto, se puede abordar el problema con una simple m quina de estados, en la cual hay un estado inicial de a r set al que le sigue el de b squeda de instrucci n. Dependiendo de la instrucci n se e u o o lee el siguiente operando y se act a en consecuencia. u Uno de los paquetes de la librer a ieee es el std arith que sobrecarga los operadores
aritm ticos para que se pueda, por ejemplo, sumar un entero a un std logic vector. e Veamos la descripci n: o
LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_arith.all; ENTITY procesador IS PORTclk,rst: IN std_logic; r_w: OUT std_logic; dir: OUT std_logic_vector7 DOWNTO 0; dat: INOUT std_logic_vector7 DOWNTO 0; END procesador; ARCHITECTURE descripcion OF procesador IS TYPE estado IS inicial,busqueda,ejec,ldxxa,ldaxx,anda,adda,suba; SIGNAL a,pc,ir: std_logic_vector7 DOWNTO 0; SIGNAL rdat_in,dat_in,dat_out: std_logic_vector7 DOWNTO 0; SIGNAL rwaux,seldir: std_logic; SIGNAL presente: estado:=inicial; BEGIN fsm: PROCESSclk BEGIN

a
IF clk='1' THEN CASE presente IS WHEN inicial = seldir ='1'; -- dir =pc pc =OTHERS= '0'; rwaux ='1'; ir =OTHERS= '0'; a =OTHERS= '0'; presente =busqueda; WHEN busqueda= ir =dat_in; pc =pc+1; IF dat_in2 DOWNTO 0="111" THEN presente =busqueda; ELSE presente =ejec; END IF; WHEN ejec = seldir ='0'; -- dir =dat_in pc =pc+1; presente =busqueda; CASE ir2 DOWNTO 0 IS WHEN "000" = presente =ldaxx; WHEN "001" = dat_out =a; rwaux ='0'; -- Escribir presente =ldxxa; WHEN "010" = presente =anda; WHEN "011" = presente =adda; WHEN "100" = presente =suba; WHEN "101" = seldir ='1'; IF a=0 THEN pc =dat_in; END IF; WHEN "110" = seldir ='1'; pc =dat_in; WHEN OTHERS = NULL; END CASE; WHEN ldaxx = a =dat_in; seldir ='1'; presente =busqueda; WHEN ldxxa = rwaux ='1'; seldir ='1'; presente =busqueda; WHEN anda = a =a AND dat_in; seldir ='1'; presente =busqueda; WHEN adda = a =a+dat_in; seldir ='1'; presente =busqueda; WHEN suba = a =a-dat_in; seldir ='1'; presente =busqueda; END CASE; IF rst='1' THEN presente =inicial; END IF; END IF; END PROCESS fsm;
99

a
100
latch_in: -- Registro en la entrada del bus de datos PROCESSclk BEGIN IF clk='1' THEN rdat_in =dat_in; END IF; END PROCESS latch_in; dir =pc WHEN seldir='1' ELSE rdat_in; -- Multiplexor de las direcciones r_w =rwaux; dat =dat_out WHEN rwaux='0' ELSE OTHERS= 'Z'; -- Buffer de Salida dat_in =dat; END descripcion;
11.2.6 La lavadora
cia. La lavadora, junto con las entradas y salidas del chip que la controla, se muestran en la gura 11.1. El funcionamiento se explica a continuaci n junto con las entradas y o salidas: Entradas: color: Al pulsarse esta tecla se cambia un estado interno de la m quina que indica si a el ciclo de lavado es de ropa de color o no. Inicialmente se supone que no es de color estado a cero. centrifuga: Cada vez que se pulsa cambia un estado interno que indica si se debe centrifugar o no. Inicialmente se supone que no estado a cero. start: Cuando se pulsa se inicia el lavado, una vez en marcha este bot n no hace nada. o jabon listo: Indica que el jab n ya se ha introducido en el lavado. o vacio: Indica que el tambor est vac o de agua. a
lleno: Indica que el tambor ya est lleno de agua. a clk: Reloj para sincronizar de frecuencia 100 Hz. Salidas: jabon: Al ponerla a uno coge el jab n del cajet n y lo mete en el tambor en el ciclo de o
lavado. llenar: A uno abre las v lvulas del agua para llenar el tambor, se debe monitorizar la a se~al lleno para saber cuando ponerla a cero para que no entre m s agua. n a vaciar: A uno abre las v lvulas de salida del agua para desaguar el tambor. La se~al a n de entrada vacio indicar el momento en que no hay m s agua en el tambor. a a lento: Un uno en esta se~al hace que el motor gire, en la direcci n indicada por la n o se~al direccion, con un ritmo lento. Esta velocidad se usa en todos los ciclos n menos en el centrifugado. rapido: Lo mismo que lento pero la velocidad es la de centrifugado, o sea, m s r pida. a a Si las se~ales anteriores est n las dos a cero entonces el motor est parado, si n a a est n a uno las dos entonces se quema la m quina de lavar. a a direccion: a uno indica que el tambor se mover a izquierdas y a cero a derechas. El a tambor debe moverse alternativamente a derecha e izquierda en todos los ciclos menos en el de centrifugado que se mueve siempre en la misma direcci n. o Ciclos de lavado:
Ejemplo 11.6 Se pretende sintetizar el chip que controla una lavadora dom stica ctie

a
101
Inicial: es el estado inicial de la m quina y est esperando a que se pulse start. a a Lavado: en este ciclo se coge el jab n, se llena de agua el tambor y se pone en marcha o
el motor alternativamente a izquierda y derecha. La duraci n es de 10 minutos si o la ropa es de color y 20 minutos si la ropa es blanca o resistente. Cuando acaba se vac a el agua del tambor.
Aclarado: Se llena el tambor de agua otra vez pero sin jab n. El tambor tambi n se o e mueve. Dura 5 minutos y hay que vaciar el agua al acabar. Centrifugado: Si la opci n de centrifugado est seleccionada entonces entrar en este o a a ciclo, sino volver al inicial. Este ciclo consiste en mover el tambor a velocidad a r pida en un unico sentido de giro durante 10 minutos. Al acabar se vuelve al a estado inicial.
color centrifuga start jabon_listo vacio lleno clk jabon llenar vaciar lento rapido direccion
Figura 11.1: Figura del ejercicio de la lavadora Si se pretende sintetizar el circuito es siempre preferible sincronizar la m quina de a estados con la se~al de reloj. Se van a presentar dos posibles descripciones para la n m quina de estados, y se podr n de mani esto las diferencias que se pueden dar a la a a hora de sintetizar seg n el tipo de m quina de estados que se realice. Hay que destacar u a que tanto la simulaci n de una como de otra coinciden. o En la primera descripci n ponemos las salidas en el mismo proceso donde colocamos o la transici n de estados. Lo que producir esto es que la salida cambiar un ciclo de o a a reloj despu s de que cambie el estado, pero esto da igual ya que la frecuencia de reloj e es muy alta.
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY lavadora IS PORT color,centrifuga,start,jabon_listo,vacio,lleno,clk: IN std_logic; jabon,llenar,vaciar,rapido,lento,direccion: OUT std_logic; END lavadora; ARCHITECTURE sincrona OF lavadora IS CONSTANT diezsec: integer:=1000; -- Estos tiempos han sido CONSTANT cincomin: integer:=30000; -- calculados suponiendo una frecuencia CONSTANT diezmin: integer:=60000; -- de reloj de 100 Hz. CONSTANT veintemin: integer:=120000; TYPE estados IS inicial,lavado,vacia1,aclarado,vacia2,centrifugado; SIGNAL presente: estados:=inicial; SIGNAL coloraux,centriaux,diraux: std_logic:='0';

a
102
SIGNAL tiempo: integer RANGE 0 TO 161FFFF :=0; SIGNAL subtiempo: integer RANGE 0 TO 1023 :=0; BEGIN maquina: PROCESSclk BEGIN IF clk='1' THEN CASE presente IS WHEN inicial= IF start='1' THEN presente =lavado; END IF; jabon ='0'; llenar ='0'; vaciar ='1'; lento ='0'; rapido ='0'; diraux ='0'; tiempo =0; subtiempo =0; WHEN lavado= vaciar ='0'; IF jabon_listo='0' THEN jabon ='1'; ELSE jabon ='0'; END IF; IF lleno='0' THEN llenar ='1'; ELSE llenar ='0'; lento ='1'; IF subtiempo=diezsec THEN diraux =NOT diraux; subtiempo =0; ELSE subtiempo =subtiempo+1; END IF; tiempo =tiempo+1; IF coloraux='1' AND tiempo=diezmin THEN presente =vacia1; ELSIF tiempo=veintemin THEN presente =vacia1; END IF; END IF; WHEN vacia1= vaciar ='1'; lento ='0'; IF vacio='1' THEN presente =aclarado; END IF; subtiempo =0; tiempo =0; WHEN aclarado= vaciar ='0'; IF lleno='0' THEN llenar ='1'; ELSE llenar ='0'; lento ='1'; IF subtiempo=diezsec THEN diraux =NOT diraux; subtiempo =0; ELSE subtiempo =subtiempo+1; END IF; tiempo =tiempo+1; IF tiempo=cincomin THEN presente =vacia2; END IF; END IF; WHEN vacia2= vaciar ='1'; lento ='0'; IF vacio='1' THEN IF centriaux='1' THEN presente =centrifugado; ELSE presente =inicial; END IF; END IF; tiempo =0;

a
WHEN centrifugado= rapido ='1'; tiempo =tiempo+1; IF tiempo=diezmin THEN presente =inicial; END IF; END CASE; END IF; END PROCESS maquina; PROCESScentrifuga BEGIN IF centrifuga='1' THEN centriaux =NOT centriaux; END IF; END PROCESS; PROCESScolor BEGIN IF color='1' THEN coloraux =NOT coloraux; END IF; END PROCESS; direccion =diraux; END sincrona;
103
Normalmente es buena pr ctica poner el contador de tiempo fuera de la descripci n a o de la m quina de estados, especialmente por claridad, pero en este caso hemos visto a que tambi n es posible incluirla dentro. La s ntesis de este circuito requiere unos 105 e
registros para su realizaci n. El hecho de que se hayan puesto las salidas en la propia o descripci n de la m quina signi ca que vienen sincronizadas por la se~al de reloj, y esto o a n signi ca que habr un registro asociado con cada una de las se~ales que haya en este a n proceso. A continuaci n veremos la otra posibilidad que consiste en poner las se~ales de o n salida en un proceso aparte que ser completamente combinacional, que por lo tanto a no necesitar registros adicionales, y que adem s har que las salidas cambien a la vez a a a que el estado.
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY lavadora2 IS PORT color,centrifuga,start,jabon_listo,vacio,lleno,clk: IN std_logic; jabon,llenar,vaciar,rapido,lento,direccion: OUT std_logic; END lavadora2; ARCHITECTURE sincrona2 OF lavadora2 IS CONSTANT diezsec: integer:=1000; -- Estos tiempos han sido CONSTANT cincomin: integer:=30000; -- calculados suponiendo una frecuencia CONSTANT diezmin: integer:=60000; -- de reloj de 100 Hz. CONSTANT veintemin: integer:=120000; TYPE estados IS inicial,lavado,vacia1,aclarado,vacia2,centrifugado; SIGNAL presente: estados:=inicial; SIGNAL coloraux,centriaux,dirauxd,diraux: std_logic:='0'; SIGNAL tiempo: integer RANGE 0 TO 161FFFF :=0; SIGNAL subtiempo: integer RANGE 0 TO 1023 :=0; SIGNAL subtiempores, tiempores: boolean :=TRUE; BEGIN maquina: PROCESSclk BEGIN IF clk='1' THEN CASE presente IS WHEN inicial= IF start='1' THEN presente =lavado; END IF; WHEN lavado=

a
104
IF coloraux='1' AND tiempo=diezmin THEN presente =vacia1; ELSIF tiempo=veintemin THEN presente =vacia1; END IF; WHEN vacia1= IF vacio='1' THEN presente =aclarado; END IF; WHEN aclarado= IF tiempo=cincomin THEN presente =vacia2; END IF; WHEN vacia2= IF vacio='1' THEN IF centriaux='1' THEN presente =centrifugado; ELSE presente =inicial; END IF; END IF; WHEN centrifugado= IF tiempo=diezmin THEN presente =inicial; END IF; END CASE; END IF; END PROCESS maquina; salida: PROCESSpresente BEGIN CASE presente IS WHEN inicial= jabon ='0'; llenar ='0'; vaciar ='1'; lento ='0'; rapido ='0'; dirauxd ='0'; tiempores =TRUE; subtiempores =TRUE; WHEN lavado= vaciar ='0'; rapido ='0'; IF jabon_listo='0' THEN jabon ='1'; ELSE jabon ='0'; END IF; IF lleno='0' THEN llenar ='1'; lento ='0'; tiempores =TRUE; ELSE llenar ='0'; lento ='1'; jabon ='0'; tiempores =FALSE; END IF; IF subtiempo=diezsec THEN dirauxd =NOT diraux; subtiempores =TRUE; ELSE subtiempores =FALSE; END IF; WHEN vacia1= jabon ='0'; vaciar ='1'; lento ='0'; rapido ='0'; subtiempores =TRUE; tiempores =TRUE; llenar ='0'; dirauxd ='0'; WHEN aclarado= jabon ='0'; vaciar ='0'; rapido ='0'; IF lleno='0' THEN llenar ='1'; lento ='0'; tiempores =TRUE;

a
ELSE llenar ='0'; lento ='1'; tiempores =FALSE; END IF; IF subtiempo=diezsec THEN dirauxd =NOT diraux; subtiempores =TRUE; ELSE subtiempores =FALSE; END IF; WHEN vacia2= jabon ='0'; dirauxd ='0'; vaciar ='1'; lento ='0'; rapido ='0'; llenar ='0'; subtiempores =TRUE; tiempores =TRUE; WHEN centrifugado= jabon ='0'; dirauxd ='0'; llenar ='0'; vaciar ='1'; rapido ='1'; lento ='0'; subtiempores =TRUE; tiempores =FALSE; END CASE; END PROCESS salida; contador: PROCESSclk BEGIN IF clk='1' THEN IF subtiempores THEN subtiempo =0; ELSE subtiempo =subtiempo+1; END IF; IF tiempores THEN tiempo =0; ELSE tiempo =tiempo+1; END IF; END IF; END PROCESS contador; PROCESScentrifuga BEGIN IF centrifuga='1' THEN centriaux =NOT centriaux; END IF; END PROCESS; PROCESScolor BEGIN IF color='1' THEN coloraux =NOT coloraux; END IF; END PROCESS; PROCESSclk BEGIN IF clk='1' THEN diraux =dirauxd; END IF; END PROCESS; direccion =diraux; END sincrona2;
105

a
106
Hay que apreciar que no s lo se han sacado las se~ales de salida sino que adem s o n a han sido necesarios m s cambios. Por una lado se ha creado un nuevo proceso para el a contador de tiempo, con lo que han sido necesarias a~adir unas se~ales para comunicar n n la m quina de estados con este proceso. Luego se han puesto todas las se~ales de salida a n en cada una de las posibilidades del CASE, de esta manera ese proceso es totalmente combinacional y ahorramos registros. Con todo esto, esa descripci n, que era equivao lente a la anterior, ocupa unos 70 registros, que es un n mero sensiblemente inferior al u anterior. Esto ejemplo nos ha demostrado que dos descripciones que resuelven aparentemente el mismo problema, se pueden sintetizar de dos formas muy diferentes.
11.2.7 El concurso
Ejemplo 11.7 Se pretende realizar el modelo de un chip que controla el funcionamiento de un programa concurso de televisi n entre tres concursantes. La prueba que tienen que o pasar los tres concursantes es la de contestar a unas preguntas eligiendo una de las tres respuestas que se le dan, para ello dispone de tres pulsadores cada uno. Hay un operador humano detr s del escenario que controla la m quina. Tiene tres interruptores donde a a programa la respuesta correcta correcto, un pulsador que le sirve para iniciar el juego start, otro pulsador que le sirve para indicar otra pregunta nueva y un bot n de o r set para inicializarlo todo. Una vez presionado start los concursantes deben pulsar e el bot n correspondiente a la pregunta que crean correcta. En el momento alguien pulse o se pasa a evaluar su respuesta como los circuitos van a tener un retraso muy peque~o, n se supone que es imposible que dos jugadores pulsen a la vez. Si el jugador acert la o respuesta se le sumar n 10 puntos en su marcador, pero si fall entonces se le restar n a o a 5 puntos. Si ning n jugador contesta en 5 segundos entonces se le restar n 5 puntos al u a que tenga mayor puntuaci n en ese momento si hay varios se les resta a todos ellos. o El circuito sabr si la respuesta ha sido correcta compar ndola con la que el operador a a haya programado en los interruptores correcto antes de iniciar cada pregunta y que cambiar entre pregunta y pregunta antes de pulsar nueva. Cuando alg n jugador llegue a u a 100 puntos o m s entonces habr ganado y el juego se parar activ ndose la salida a a a a correspondiente al jugador que ha ganado. Los marcadores del resto de jugadores se ponen a cero salvo el del que gan que conserva su valor. As se queda todo en este o
estado hasta que el operador le de al r set. e La frecuencia de reloj es ja y vale 1024 Hz. En caso de pregunta acertada, fallada, o que pasaron los 5 segundos, el operador siempre deber pulsar nueva para hacer otra a pregunta. Los interruptores se ponen y se quedan a uno o a cero hasta que se los cambie otra vez. Los botones est n a uno mientras se pulsen, el resto del tiempo est n a cero. a a
En este caso se da una descripci n m s para modelado y simulaci n que para s ntesis, o a o
ya que si se intenta sintetizar no sale lo que en principio deber a ser. La raz n es que
o cuando se describe una m quina de estados sin sincron a con un reloj, el sintetizador a
no lo optimiza por no reconocerlo como m quina de estados, y por otro lado est el a a problema de la interpretaci n que hace el sintetizador de la lista sensible; si nos jamos o en el proceso salida, la lista sensible no es m s que la se~al presente, lo cual signi ca a n que todas las se~ales de este proceso vienen sincronizadas por el cambio de estado, esto n quiere decir que instrucciones como la de sumas 10 puntos, etc, s lo tienen lugar una o vez durante el cambio de estado. Si esta descripci n se sintetiza se observa que esto o Ingenier a Inform tica
107
no ocurre as , sino que lo que realmente sucede es que la instrucci n que suma 10, por
o ejemplo, se repite inde nidamente con el retraso propio de las puertas mientras el pulso est en alto. Esto es as porque el sintetizador supone que todas las se~ales del proceso a
n est n en la lista sensible y lo sintetiza como l gica combinatorial y no funciona bien. a o
ENTITY ajugar IS PORT -- Reloj de frecuencia fija 1024 Hz; clk: IN BIT; -- Diferentes pulsadores o botones del operador: reset,start,nueva: IN BIT; -- Contiene la respuesta correcta: correcto: IN BIT_VECTOR1 TO 3; -- Pulsadores de los jugadores A,B,C respectivamente: pulsaA, pulsaB, pulsaC: IN BIT_VECTOR1 TO 3; -- Marcadores de cada jugador A, B y C: marcaA, marcaB, marcaC: OUT INTEGER RANGE 0 TO 255; -- Lineas para indicar quien de todos gano: ganaA, ganaB, ganaC: OUT BIT; END ajugar; ARCHITECTURE una_solucion OF ajugar IS TYPE estado IS inicial,responde,evalua,tiempo,final; SIGNAL cuenta: INTEGER RANGE 0 TO 8191; SIGNAL marcauxA,marcauxB,marcauxC: INTEGER RANGE 0 TO 255; SIGNAL timeout: BOOLEAN; -- Para indicar paso de 5 segundos. SIGNAL pulsaron: BOOLEAN; -- Para saber si alguien pulso. SIGNAL fin: BOOLEAN; -- Para saber cuando se llega al final. SIGNAL rescont: BOOLEAN; -- Pone a cero la cuenta. SIGNAL presente: estado; BEGIN marcaA =marcauxA; marcaB =marcauxB; marcaC =marcauxC; -- Senyales auxiliares para poder -- leer la salida
contador: PROCESSclk BEGIN IF clk='1' THEN IF rescont THEN cuenta =0; -- Para inicializar la cuenta ELSE cuenta =cuenta+1; END IF; END IF; END PROCESS contador; timeout =true WHEN cuenta=5120 ELSE false; -- pasaron 5 segundos pulsaron =true WHEN pulsaA ="000" OR pulsaB ="000" OR pulsaC ="000" ELSE false; fin =true WHEN marcauxA =100 OR marcauxB =100 OR marcauxC =100 ELSE false; maquina: PROCESSreset,start,nueva,pulsaron,timeout,fin -- senyales que cambian BEGIN -- el estado presente. IF reset='1' THEN presente =inicial; ELSE CASE presente IS WHEN inicial= IF start='1' THEN presente =responde; END IF; WHEN responde= IF pulsaron THEN presente =evalua; ELSIF timeout THEN presente =tiempo; END IF; WHEN evalua= IF fin THEN presente =final; ELSIF nueva='1' THEN presente =responde;

a
108
END IF; WHEN tiempo= IF nueva='1' THEN presente =responde; END IF; WHEN final= NULL; END CASE; END IF; END PROCESS maquina;
salida: PROCESSpresente BEGIN CASE presente IS WHEN inicial= marcauxA =0; marcauxB =0; marcauxC =0; ganaA ='0'; ganaB ='0'; ganaC ='0'; rescont =true; WHEN responde= rescont =false; WHEN evalua= rescont =true; IF pulsaA ="000" THEN IF pulsaA=correcto THEN marcauxA =marcauxA+10; ELSIF marcauxA =5 THEN marcauxA =marcauxA-5; END IF; END IF; IF pulsaB ="000" THEN IF pulsaB=correcto THEN marcauxB =marcauxB+10; ELSIF marcauxB =5 THEN marcauxB =marcauxB-5; END IF; END IF; IF pulsaC ="000" THEN IF pulsaC=correcto THEN marcauxC =marcauxC+10; ELSIF marcauxC =5 THEN marcauxC =marcauxC-5; END IF; END IF; WHEN tiempo= rescont =true; IF marcauxA =5 AND marcauxA =marcauxB AND marcauxA =marcauxC THEN marcauxA =marcauxA-5; END IF; IF marcauxB =5 AND marcauxB =marcauxA AND marcauxB =marcauxC THEN marcauxB =marcauxB-5; END IF; IF marcauxC =5 AND marcauxC =marcauxB AND marcauxC =marcauxA THEN marcauxC =marcauxC-5; END IF; WHEN final= IF marcauxA =100 THEN marcauxB =0; marcauxC =0; ganaA ='1'; END IF; IF marcauxB =100 THEN marcauxA =0; marcauxC =0; ganaB ='1'; END IF; IF marcauxC =100 THEN marcauxB =0; marcauxA =0; ganaC ='1'; END IF; END CASE;

a
END PROCESS salida; END una_solucion;
109
Aparte de que la m quina de estados no es s ncrona con un reloj, hay otra diferencia a
con otras descripciones que hemos visto, y es que el contador del tiempo est situado a en un proceso aparte, que no es raro, y se han utilizado unas se~ales para indicar los n nales de cuenta.
11.2.8 El pin-ball
Ejemplo 11.8 Realizar la descripci n en VHDL del controlador de una m quina de o a
pin-ball. La m quina tiene un marcador que se incrementa seg n donde toque la bola, a u tiene dos pivotes de manera que seg n d la bola en uno u otro se suman 5 o 10 puntos u e respectivamente. Cada 100 puntos se obtiene una bola nueva. Tambi n tiene dos tacos e que son los de darle a la bola y otro que sirve para lanzar la bola al principio. Adem s a est la ranura por donde se mete la moneda. a Para controlar la m quina se necesitan las siguientes entradas: a p uno, p dos: se ponen a '1' cuando la bola choca contra el pivote uno o dos. Van a servir para saber qu valor hay que sumar al marcador; si le da al pivote p uno e se suman 5 y al otro 10. falta: esta se~al se pone a '1' cuando se empuja bruscamente la m quina para hacer n a trampa. Cuando esta se~al se pone a uno, los tacos deben paralizarse y quedarse n as hasta que la bola se pierda por el agujero.
nueva: sirve para indicar que se ha introducido una moneda y que empieza la partida por simplicidad no se considera el caso en el que se introducen varias monedas para tener m s partidas. a pierde: sirve para indicar que se ha perdido la bola por el agujero y que por tanto hay que restar una bola a las que quedan. Cuando no quedan m s bolas se detiene el a juego. clk: se~al de reloj para sincronizar el circuito. Su frecuencia se supone mucho m s alta n a que el tiempo que est n activas las se~ales de p uno, p dos, nueva y pierde. a n A partir de dichas entradas el circuito debe producir las siguientes salidas: marcador: Es un bus de 12 l neas que se conecta al marcador electr nico de la m quina
o a y que contiene la cuenta de puntos. bloqueo: mientras est a '1' los tacos no funcionan. Debe estar a '1' mientras no se a juega o desde que se movi la m quina bruscamente falta hasta que sale una o a nueva bola. n: Cuando se acaban las bolas esta se~al se pone a '1' para encender un gran panel n luminoso que pone 'Fin de juego. Inserte moneda'. Tener en cuenta que el marcador no debe ponerse a cero al acabar el juego, sino que debe hacerlo en el momento de empezar a jugar despu s de insertar la moneda. e
Como es habitual, el problema se puede solucionar mediante una m quina de estados a que hacemos s ncrona para que resulte sencilla la s ntesis del circuito.

Se ha utilizado una m quina de estados con un unico proceso, esto en principio no a nos supone ning n problema ya que importa poco que las se~ales de salida est n un u n e Ingenier a Inform tica
110
ciclo de reloj retrasadas respecto del cambio de estado, debido a que la se~al de reloj n se supone de una frecuencia elevada. Como aspecto novedoso en este ejemplo se puede ver el tratamiento que se ha seguido con los pulsos producidos por los pivotes y el pulso producido cuando se pierde la bola pierde. Ya se coment al inicio del cap tulo que un error com n se daba en o
u el tratamiento de pulsos m s largos que la se~al reloj, que provocaba que una misma a n operaci n se repitiera una y otra vez mientras dura el pulso. En este caso se ha evitado o creando un pulso auxiliar que tiene la duraci n de un pulso de reloj y que por tanto o s lo se procesa una vez. Estos pulsos se han creado al nal en los procesos d pierde, o d p uno y d p dos. Por lo dem s el programa sigue las reglas b sicas para s ntesis vistas a a
en el resto de ejemplos.
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY pinball IS PORT p_uno,p_dos,falta,nueva,pierde,clk : IN std_logic; marcador: OUT integer RANGE 0 TO 4095; -- 12 bits bloqueo,fin: OUT std_logic; END pinball; ARCHITECTURE sincrono OF pinball IS TYPE estado IS insertar,inicia,juega,suma_cinco,suma_diez,trampa,resta; SIGNAL marcaux: integer RANGE 0 TO 4095 :=0; -- Auxiliar para leer la salida SIGNAL cien: integer RANGE 0 TO 127 :=0; -- Servira para las bolas extras SIGNAL bolas: integer RANGE 0 TO 31 :=0; -- Almacena el numero de bolas SIGNAL d_p_uno,d_p_dos,d_pierde: std_logic; -- Auxiliares para esas entradas SIGNAL presente: estado:=insertar; BEGIN maquina: PROCESSclk BEGIN IF clk='1' THEN CASE presente IS WHEN insertar= IF nueva='1' THEN presente =inicia; END IF; fin ='1'; bloqueo ='1'; WHEN inicia= presente =juega; fin ='0'; marcaux =0; cien =0; bloqueo ='0'; bolas =5; WHEN juega= IF d_pierde='1' THEN presente =resta; END IF; IF falta='1' THEN presente =trampa; END IF; IF bolas=0 THEN presente =insertar; END IF; IF d_p_uno='1' THEN presente =suma_cinco; END IF; IF d_p_dos='1' THEN presente =suma_diez; END IF; IF cien =100 THEN cien =0; bolas =bolas+1; END IF; IF bolas=0 THEN presente =insertar; END IF; bloqueo ='0'; WHEN suma_cinco= presente =juega; marcaux =marcaux+5; cien =cien+5; WHEN suma_diez= presente =juega;

a
11.3 Ejercicios propuestos

marcaux =marcaux+10; cien =cien+10; WHEN resta= bolas =bolas-1; presente =juega; WHEN trampa= IF d_pierde='1' THEN presente =resta; END IF; bloqueo ='1'; END CASE; END IF; END PROCESS maquina; -- Como estos pulsos de entrada son mucho mas largos que el periodo del reloj -- se crean estas senyales que son lo mismo pero duran un 'unico pulso. d_pierde: PROCESSpierde,presente BEGIN IF presente=resta OR presente=inicia THEN d_pierde ='0'; ELSIF pierde='1' AND pierde'EVENT THEN d_pierde ='1'; END IF; END PROCESS; d_p_uno: PROCESSp_uno,presente BEGIN IF presente=suma_cinco OR presente=inicia THEN d_p_uno ='0'; ELSIF p_uno='1' AND p_uno'EVENT THEN d_p_uno ='1'; END IF; END PROCESS; d_p_dos: PROCESSp_dos,presente BEGIN IF presente=suma_diez OR presente=inicia THEN d_p_dos ='0'; ELSIF p_dos='1' AND p_dos'EVENT THEN d_p_dos ='1'; END IF; END PROCESS; -- Finalmente se pone el marcador igual a su auxiliar. marcador =marcaux; END sincrono;
111

Ejemplo 11.9 Realizar la descripci n del circuito de control de un microondas. Las o entradas al sistema son: Minuto Es un bot n que incrementa el contador del tiempo de cocci n en 60 segundos. o o Marcha Cuando se pulsa se inicia la marcha del horno, y no se parar hasta que se a abra la puerta o la cuenta llegue al nal o se pulse la tecla de stop reset. Stop Reset Es un bot n que si se pulsa con el horno en marcha lo detiene, pero la o cuenta conserva su valor. Si se pulsa con el horno parado la cuenta se pone a cero. Puerta Es una entrada que cuando est a uno indica que la puerta est abierta, y a a a cero indica que est cerrada. a clk Es el reloj de entrada con un periodo de 125 ms. Las salidas del circuito a realizar ser n: a Segundos9..0 Estas 10 l neas le indican a una pantalla el n mero de segundos de
u
112
la cuenta. La codi caci n es binaria por lo que se pueden programar hasta 1023 o segundos. Calentar Cuando est a uno el horno calienta, y si est a cero no hace nada. a a Luz A uno enciende la luz interna del horno. Esta luz debe estar encendida mientras la puerta est abierta y mientras el horno est calentando. e e Alarma A uno suena. Debe sonar durante 3 segundos cuando la cuenta ha llegado a cero despu s de que el horno ha estado calentando. e En la gura 11.2 se muestra el chip del cual se quiere hacer la descripci n junto con o sus entradas y salidas.
Segundos Minuto 10
Marcha
Controlador de
Calentar
Stop Reset Clk Puerta
Microondas
Luz
Alarma
Figura 11.2: Figura del ejercicio del microondas
Ejemplo 11.10 Describir con VHDL el circuito que controla una m quina de caf . a e Las entradas y salidas del circuito se muestran en la gura 11.3. Las entradas son: moneda clk El anco de subida de esta se~al indica que se ha introducido una moneda n en la m quina. a moneda7..0 Indica el valor de la moneda introducida. tecla6..1 Son los seis botones que permiten elegir entre los seis diferentes caf s que e prepara la m quina. a no azucar Pulsando esta tecla al mismo tiempo que la de selecci n, la m quina no le o a pondr az car al caf . a u e listo La parte de la m quina que hace el caf pone a uno esta se~al durante unos a e n instantes para indicar que el caf est listo y puede preparar otro. e a Las salidas del circuito deber n ser: a error Es una luz que se enciende cuando se realiza una selecci n y no hay dinero o su ciente. cambio7..0 Es la diferencia entre el dinero introducido y lo que cuesta el caf . Le e sirve al bloque de cambio para devolver el cambio. cambio clk Cuando esta se~al pasa de cero a uno el bloque de cambio debe leer la n informaci n de cambio7..0 y devolver esa cantidad. Como no es ste el circuito o e que se debe sintetizar se supondr que funciona correctamente. a tipo2..0 Estos tres bits indican el tipo de caf , el 1, el 2, etc. Si no se ha seleccionado e
113
nada el tipo es el cero. La parte que hace caf empieza en el momento en que e detecte un cambio en estas l neas.
az car A uno le indicar a la parte que hace el caf que le ponga az car. u a e u Debe tenerse en cuenta que hay precios diferentes seg n el caf . As , el caf tipo 1 u e
e vale 40 pts, el tipo 2 vale 50, y el resto valen 60 pts.
100-50-25-5 Falta dinero
CHIP a sintetizar error moneda_clk moneda total(7:0)
1 3 5
2 4 6
Tecla(6:1) cambio_clk sin_azucar cambio(7:0) listo tipo(2:0) azucar
Cambio
Teclado
Sin azucar Hace cafe
Figura 11.3: Figura del ejercicio de la m quina de caf a e

a
114

a
Bibliograf a
1 Barry Hawkes. CADCAM. Paraninfo, 1989. 2 Roger Lipsett, Carl Schaefer, and Cary Ussery. VHDL: Hardware Description and Design. Kluwer Academic Publishers, 1991. 3 Douglas L. Perry. VHDL. McGraw-Hill, 2 edition, 1993. 4 Kevin Skahill. VHDL for programmable logic. Addison-Wesley, 1996. 5 Peter J. Ashenden. The VHDL Cookbook. 1990. 6 Mentor Graphics Introduction to VHDL, 1994. 7 Mentor Graphics VHDL Reference Manual, 1994. 8 Altera VHDL, 1996. 9 WARP VHDL Synthesis Reference, 1994.
115
116
Bibliograf a

a
ndice de Materias I
AFTER, 68 Aggregate, v ase Agregado e Agregado, 31, 83 ALIAS, 33 ALL, 62 ARCHITECTURE, 36 ARRAY, 30 ASIC, 2 ASSERT, 72 Atributos, 32 Backannotation, 6 Banco de pruebas, 71 72 Bases, 27 Bit, 63 Bit vector, 63 BLOCK, 34, 42 Expresi n de guardia, 43 o Bottom-Up, 3, 11, 12 BUFFER, 35 BUS, 33 CAD, 1 herramientas, 2 Cadenas, 27 CASE, 51 52 CI herramientas, 3 Circuitos integrados, v ase CI e Comentarios, 27 COMPONENT, 26, 65 Concatenaci n, 28 o CONFIGURATION, 65 CONSTANT, 33 DELAYED, 58 Descripci n o comportamental, 25, 39, 45 Dise~o n Bottom-Up, v ase Bottom-Up e concurrente, 6 ujo, 1, 9 jer rquico, 12 a VHDL, 42 modular, 12 Top-Down, v ase Top-Down e Driver, 48, 67 117 EDA, 1, 6, 21 EDIF, 13, 14 ejemplo, 13 Ejecuci n o concurrente, 27, 41, 45 serie, 45, 49 ELSE, 42, 51 ELSIF, 51 Entero, 29 Entidad declaraci n, 34, 73 o ENTITY, 35 Esquemas, 2 EVENT, 32 Evento, 68, 71 EXIT, 53 Expresi n de guardia, 43 o FOR, 52 53 en con guraci n, 65 o Forwardannotation, 6 FPGA, 3 Funci n de resoluci n, 63, 82 o o FUNCTION, 57 59 de resoluci n, 82 o Declaraci n, 58 o GENERIC, 35 HDL, 2, 21 Identi cadores, 27 IF..THEN..ELSE, 51 IN, 35 Ingenier a concurrente, 6
de grupo, 6 personal, 6 INOUT, 35 Integer, 29 LIBRARY, 62 Librer a, v ase VHDL Librer a
e
ieee, 83 LINKAGE, 35 Lista sensible, 49 LOOP, 52 53 M quinas de estados, 84 87 a
118 Matrices, 30, v ase Vectores e Microprocesador ejemplo, 98 Modelado, 21, 22, 67 N meros, 27 u Netlist, 13 15, 21, 23, 25 ejemplos, 15 NEXT, 53 NOW, 73 Operadores aritm ticos, 28 e desplazamiento, 28 l gicos, 29 o relacionales, 28 OTHERS, 31, 42, 52, 83 OUT, 35 Overloading, 29, 60 PACKAGE, 64 BODY, 64 declaraciones en, 34 Package, 33 PACKAGE BODY, 64 PAL, 3 Paquete, v ase VHDL Paquete e PCB, 2 herramientas, 3 PLD, 3 PORT, 35 PORT MAP, 26 PROCEDURE, 57 59 Declaraci n, 58 o Proceso pasivo, 73 PROCESS, 49 Ejecuci n serie, 45, 46 o en subprogramas, 58 QUIET, 58 RANGE, 29 31 Real, 30 RECORD, 31 Registro, 31 REPORT, 72 Retraso inercial, 70 71, 97 transportado, 70 71, 97 Retroanotaci n, v ase Backannotation o e RETURN, 57, 58 ROL, 28 Ingenier a Inform tica
a
ndice de Materias I ROM, 97 ROR, 28 RTL, 39, 40 Ejemplo, 44 S ntesis, 22, 75

l gica combinatorial, 78 o l gica secuencial, 79 o Se~al n diferencias, 47 SELECT, 42 SEVERITY, 72 SIGNAL, 33 Simulaci n o de sistemas, 2 digital, 3 el ctrica, 3 e funcional, 2 SLL, 28 Spice, 15, 18 SRL, 28 STABLE, 58 Std arith, 98 Std logic, 63, 83 Std logic 1164, 63, 83 Subprogramas Declaraci n, 58 o Subtipos, 31 SUBTYPE, 31 Tango, 15, 17 Test bench, v ase Banco de pruebas e Time, 30 Tipos, 29 31 compuestos, 30 enumerados, 30 escalares, 29 f sicos, 30
resueltos, 31, 82 Top-Down, 4, 9, 11, 12 Top-down ventajas, 5 TRANSACTION, 58 Transferencia entre registros, 25 TRANSPORT, 71 Ejemplo, 97 TYPE, 29 USE, 62, 65 en con guraci n, 65 o VARIABLE, 33 Universidad de Valencia
ndice de Materias I Variable diferencias, 47 Vectores, 30 VHDL Arquitectura, 36, 61 Atributos, 32 Buses, 81 Con guraci n, 65 o Constantes, 33 ejemplos, 23, 89 Entidad, 34, 61 Introducci n, 22 o Librer a
de dise~o, 61 n IEEE, 63 ieee, 83 std, 62 work, 61, 62 Operadores, 27 Paquete, 64 standard, 62, 83 std logic 1164, 63 textio, 62 Se~ales, 33 n sintaxis, 27 Subprogramas, 57 61 llamadas a, 59 Tipos de datos, 29 Subtipos, 31 Unidades, 61 Variables, 33 ventajas, 22 WAIT, 34, 49 50 en subprogramas, 60 WHEN, 42, 52 WHILE, 52 53 WITH, 42
119

a

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VHDL Lenguaje para descripci

Fernando Pardo Carpio

c Fernando Pardo Carpio, 14 de octubre de 1997

Ingenier a Inform tica

2 Descripci n del dise~o o n

3 Introducci n al lenguaje VHDL o

4 Elementos sint cticos del VHDL a

6 Descripci n serie comportamental abstracta o

7 Poniendo orden: subprogramas, paquetes y librer as

8 VHDL para simulaci n o

9 VHDL para s ntesis

10 Conceptos avanzados en VHDL 11 Utilizaci n del lenguaje VHDL o

89 91 91 93 95 97 98 100 106 109 111

Ingenier a Inform tica

. 2 . 4 . 5 . 15 . 24 . 62 . 69 . 70 . 101 . 112 . 113

Ingenier a Inform tica

no simulacion correcto? si fabricacion testeo depurado

no funciona? si producto acabado

1.2 Dise~o Bottom-Up n

genera el comportamiento del circuito frente a unos est mulos dados.

1.2 Dise~o Bottom-Up n

Figura 1.2: Metodolog a de dise~o Bottom-Up

1.3 Dise~o Top-Down n

1.3 Dise~o Top-Down n

nivel bajo (Down)

Figura 1.3: Metodolog a de dise~o Top-Down

1.3.1 Ventajas del dise~o Top-Down n

Ingenier a Inform tica

1.4 Ingenier a concurrente

1.4 Ingenier a concurrente

Ingenier a Inform tica

Ingenier a Inform tica

2.1 Captura de esquemas

Descripci n del dise~o o n

2.2 Generaci n de s mbolos o

2.2 Generaci n de s mbolos o

Como se ha comentado anteriormente, el concepto de s mbolo tiene un sentido amplio;

Descripci n del dise~o o n

2.3 Dise~o modular n

2.4 Dise~o jer rquico n a

2.5.1 El formato EDIF

Ingenier a Inform tica

Descripci n del dise~o o n

2.5.2 Otros formatos de Netlist

2.5.3 Ejemplo de diferentes Netlist

Ingenier a Inform tica

Descripci n del dise~o o n

cellRef U1 cellRef U1

cellRef U1 cellRef U1

Ingenier a Inform tica

&Y viewRef S cellRef U1 &A viewRef S cellRef U1

&B viewRef S cellRef U1 &Y viewRef S cellRef U1

&B viewRef S cellRef U1

&A viewRef S cellRef U1

&VCC viewRef S cellRef U1

Descripci n del dise~o o n

Ingenier a Inform tica

Descripci n del dise~o o n

Ingenier a Inform tica

Introducci n al lenguaje VHDL o

3.1 El lenguaje VHDL

3.2 Ejemplo b sico de descripci n VHDL a o

3.1.1 VHDL describe estructura y comportamiento

cellRef U1 cellRef U1

cellRef U1 cellRef U1

&Y viewRef S cellRef U1 &A viewRef S cellRef U1

&B viewRef S cellRef U1 &Y viewRef S cellRef U1

&B viewRef S cellRef U1

&A viewRef S cellRef U1

&VCC viewRef S cellRef U1

se podr poner los l mites de la matriz: SIGNAL cosa: vector1 TO 20; a