MEMORIAS

Los buffer triestado permiten que las líneas de

datos actúen como entradas o salidas conectando
la memoria con el bus de datos.
Tres estados; Alto (1), Bajo (0) y Alta Z (impedancia)
Características
Clasificación de las memorias

ASRAM
SB SRAM

FPM DRAM

EDO DRAM

BEDO DRAM

SDRAM

UV EPROM
Clasificación de las RAM
 RAM estática SRAM
CELDAS FLIP FLOPS (Transistores MOS (MOSFET)
Otras más pequeñas (transistores bipolares)
Matriz de memoria SRAM
Organización básica de una ASRAM
 Organización de una SRAM
• La matriz de celdas esta organizada en 256 filas y
128 x 8 columnas (128 columnas , c/u de 8 bits).

Configuración de
una SRAM
CS debe estar a nivel
bajo para que la
memoria funcione.
8 de las 15 líneas de
direcciones se
decodifican en el
decodificador de filas,
de modo que se
selecciona 1 de las 256
filas. Las restantes se
seleccionan en el DEC
de columnas, de modo
que se selecciona 1 de
las 128 columnas de 8
bits.
Diagrama de bloques de una SRAM
La entrada de habilitación Lectura
de WE está a nivel alto y la
salida de habilitación OE
está a nivel bajo. La
compuerta G1 desactiva
los buffers de entrada, y la
compuerta G2 activa los
buffers de tres estados de
salidas de columnas. Por
tanto, 8 bits de datos
almacenados en la
dirección seleccionada se
llevan a través de las E/S
de las columnas hasta las
líneas de datos(E/S1 a
E/S8), que actúan como
líneas de salidas de datos.
Lectura
 Conceptos
• Tiempo de lectura
• Es el que transcurre entre la aplicación de la
orden de lectura, y el momento en que la
información está disponible en la salida.
 Ciclos de R/W, diagrama de tiempos.
• a. lectura: se aplica un código de dirección válido a
las líneas de dirección durante un intervalo tiempo
especificado, que se denomina PERIODO DE CICLO
DE LECTURA, tRC. A continuación, las entradas de
habilitación del chip (CS) y de habilitación de salida
(OE) pasan a nivel bajo. Un intervalo de tiempo
después que la entrada OE haya pasado a nivel
bajo, un byte de datos válido procedente de la
dirección seleccionada se presenta en las líneas de
datos. Intervalo que se denomina TIEMPO DE
ACCESO DE LA HABILITACIÓN DE SALIDA, tGQ.
• Existen otros dos tiempos de acceso en el ciclo
de lectura:
• TIEMPO DE ACCESO DE DIRECCIÓN, tAQ , que
se mide desde el principio de una dirección
válida hasta que los datos válidos aparecen en
las líneas de datos.
• TIEMPO DE ACCESO DE LA HABILITACIÓN DEL
CHIP, tEQ , que se mide desde la transición de
nivel alto a nivel bajo de CS, hasta que los
datos válidos aparecen en las líneas de datos.
Diagrama de tiempo R/W para SRAM
 Escritura
• En el modo de escritura, WE está a nivel bajo y
OE está a nivel alto. La compuerta G1 activa
los buffers de entrada, y la puerta G2
desactiva los buffers de salida. Por tanto, los 8
bits de datos de entrada de las líneas de datos
se llevan a través del control de datos de
entrada y de la E/S de columna a la dirección
seleccionada y se almacenan.
Escritura
 Conceptos
• Tiempo de escritura
• Es el tiempo que transcurre entre el momento
en que se presenta la información a
almacenar en la memoria y el momento en
que la información queda realmente
registrada.
 Ciclos de R/W, diagrama de tiempos.
• b. escritura: Un código de dirección válido se
aplica a las líneas de dirección durante un
intervalo de tiempo especificado que se
denomina PERIODO DE CICLO DE LECTURA, tRC . A
continuación, las entradas de habilitación del
chip CS y de habilitación de escritura (WE) pasan
a nivel bajo. El intervalo de tiempo requerido
desde el inicio de una dirección válida hasta que
la entrada WE pasa a nivel bajo se denomina
TIEMPO DE ESTABLECIMIENTO DE DIRECCIÓN, tAw
• El tiempo que la entrada WE debe estar a nivel
bajo es la anchura del impulso de escritura. El
tiempo que la entrada WE debe permanecer a
nivel bajo después de haber aplicado los datos
válidos en las entradas de datos se designa por
tWD. El tiempo que los datos de entrada válidos
deben permanecer en las líneas de entrada
después de la entrada WE pase a nivel alto es el
TIEMPO DE MANTENIMIENTO DE DATOS tH(D).
• En cada ciclo de escritura, se escribe en la
memoria una unidad de datos.
Diagrama de tiempo R/W para SRAM
 Conceptos
• Tiempo de acceso
• Es a menudo, la media de los dos tiempos de
lectura y escritura definidos anteriormente.
• Es la medida del tiempo transcurrido desde
que se solicita un dato a la unidad de memoria
hasta que esta lo entrega.
 Conceptos
• Tiempo de ciclo
• Después de una operación de lectura o escritura, es
posible que la memoria necesite un tiempo de
reinscripción (memorias de núcleos de ferrita, por
ejemplo), o de recuperación. El tiempo de ciclo es
entonces la suma de este tiempo y del tiempo de
acceso.
• También denominado ciclo de memoria, es el
tiempo transcurrido desde que se solicita un dato a
la memoria hasta que ésta se haya en disposición de
efectuar una nueva operación de lectura o escritura.
 Conceptos
• Acceso aleatorio
• Una memoria es de acceso aleatorio cuando el
tiempo de acceso a cualquier posición de
memoria es siempre el mismo.
• Cadencia de transferencia
• Es la velocidad a la cual la memoria acepta
informaciones de lectura o escritura (Bits por
segundo).
 Conceptos
• Capacidad:
Es el número de palabras o de bits que la
memoria puede almacenar. Se denomina también
volumen.
• Densidad de información:
Es el número de informaciones por unidad de
volumen físico.
• Volatilidad:
Es el defecto de una memoria que pierde la
información almacenada, si se produce un corte de
alimentación.
Cronogramas de acceso
 Organización básica de una SB SRAM
• Sincronizada con el reloj del microprocesador,
para conseguir una operación más rápida.

• La SB SRAM es muy similar a la SRAM, en

términos de la matriz de memoria, del DEC. de
direcciones y de las entradas R/W y activación.
La diferencia fundamental es que la SRAM
síncrona utiliza registros con señal de reloj para
sincronizar todas las entradas con el reloj del
sistema.
• Tanto la dirección como la entrada W/R,
la señal de activación del chip y los datos
de entrada se sitúan en sus respectivos
registros con el flanco activo del pulso de
reloj. Una vez situada esta información,
la operación de la memoria estará en
sincronía con el reloj.

• La figura es a modo de ilustración

simplificada de una memoria SRAM de
32k x 8.
Organización básica de una SB SRAM
• Hay dos tipos de SRAM sincrónicas:

• Flujo directo; no dispone de un registro de

salida de datos, por lo que los datos de salida
fluyen asíncronamente hacia las líneas de E/S de
datos a través de los buffers de salida.

• Pipeline; dispone de un registro de salida de

datos, por lo que los datos de salida se
presentan síncronamente en las líneas E/S de
datos.
• Modo ráfaga; permite leer o escribir hasta 4
posiciones utilizando una única dirección.
Cuando se sitúa una dirección externa en el
registro de direcciones, los dos bits menos
significativos de la dirección A0 y A1, se aplican
al circuito de lógica de ráfaga. Este produce una
secuencia de 4 direcciones internas añadiendo
00, 01, 10 y 11 a los bits de direcciones menos
significativos en sucesivos pulsos de reloj. La
secuencia comienza siempre con la dirección
base, que es la dirección externa almacenada en
el registro de dirección.
 Lógica de ráfaga
• La lógica de ráfaga de una SRAM está compuesta por
un contador binario y compuerta OR Exclusiva.
• Para una lógica de ráfaga de 2 bits, la secuencia
interna de ráfaga de direcciones se forma a partir de
los bits A2 a A14 de la dirección base, más los 2 bits
de la dirección de ráfaga, A´1 y A´0.

• Al comenzar la secuencia de ráfaga, el contador se

encuentra en su estado 00 y los 2 bits menos
significativos de la dirección se aplican a la entrada de
las puerta XOR. Suponiendo que A´1 y A´0 sean 0, los
bits menos significativos de la secuencia de
direcciones interna serían 00, 01, 10 y 11.
Lógica de ráfaga
 Celda de almacenamiento DRAM
Almacena bit de dato en un
condensador.
Más sencilla.
Permite construir matrices
de memoria muy grande.
Más barata.
Requiere refresco y un
circuito adicional para esto y
complica el funcionamiento
Celda formada por
de la DRAM
un MOSFET y un
Condensador
• El transistor actúa como un interruptor.
• Funcionamiento: un nivel bajo en la línea R/W
(modo escritura) activa el buffer de tres estados
de entrada y desactiva el buffer de salida. Para
escribir un 1, la línea Din debe estar a nivel alto,
y el transistor debe ser puesto en conducción
poniendo un nivel alto en la línea de fila. El
transistor opera como interruptor cerrado, que
conecta el condensador a la línea de bit. Esta
conexión permite al condensador cargarse con
una tensión positiva.
• Cuando se almacena un 0, se aplica un
nivel bajo a la línea Din. Si el
condensador almacenaba un 0,
permanece descargado; ahora si
Almacenaba un 1, se descarga (figura).
Cuando la línea de fila vuelve a nivel
bajo, el transistor no conduce y
desconecta el condensador de la línea de
bit, con lo que la carga (1 ó 0) “queda
atrapada” en el condensador.
• Modo lectura: para leer una celda, la
línea R/W, se pone a nivel alto, lo que
activa el buffer de salida y desactiva el
buffer de entrada. Cuando la línea de fila
se pone a nivel alto, el transistor conduce
y conecta el condensador a la línea de bit
y, por tanto al buffer de salida
(amplificador). De esta manera el bit de
dato aparece en la línea de salida de
datos (DOUT) .
• Para refrescar la celda de memoria la línea
R/W , la línea de fila y la línea de refresco
se ponen a nivel alto. El transistor conduce,
conectando el condensador a la línea de
bit. El buffer de salida se activa y el bit de
dato almacenado se aplica a la entrada del
buffer de refresco, el cual se activa
mediante un nivel alto de la entrada de
refresco. Esto da lugar a una tensión en la
línea de bit que corresponde al bit
almacenado, recargando el condensador.
Organización básica de una DRAM
• Memoria principal de las computadoras.
• Requiere circuitería de refresco.
• Utilizan la técnica de multiplexación de direcciones.
• Figura memoria de 1 M x 1
• Las 10 líneas de dirección se multiplexan en el
tiempo al comienzo de un ciclo de memoria
mediante la validación de dirección de fila (RAS) y
la validación de dirección de columna (CAS), en dos
campos de dirección separados. 1°, la dirección de
fila de 10 bits se pasa al latch de direcciones de fila.
2°, la dirección de columna de 10 bits se pasa al
latch de direcciones de columna.
• Las direcciones de fila y columna se decodifican
para seleccionar una de las 1,048,576 (220)
direcciones de la matriz de memoria. Diagrama de
tiempo básico para la multiplexación
 Ciclos de lectura y escritura
• Al inicio de cada ciclo de memoria de
lectura o escritura RAS y CAS se activan
(nivel bajo) para multiplexar las
direcciones de fila y columna hacia los
latches y decodificadores. Durante el
ciclo de lectura, la entrada R/W está a
nivel alto. Durante el ciclo de escritura, la
entrada R/W está a nivel bajo.
 Ciclos del modo página
• En los ciclos de lectura escritura normales,
primero se carga la dirección de fila de una
posición de memoria concreta mediante la
entrada activa a nivel bajo RAS, y luego se
carga la dirección de columna de esa
posición mediante la entrada activa a nivel
bajo CAS. Después se selecciona la siguiente
posición mediante otra entrada RAS
seguida de CAS, y así sucesivamente.
• Una “página” es una sección de memoria
disponible en una misma dirección de fila y que
consta de todas las columnas de dicha fila. El
modo de página rápido permite operaciones
de lectura y escritura sucesivas en cada una de
las direcciones de columna de una fila
seleccionada.
• 1° se carga una dirección de fila pasando la
entrada RAS a nivel bajo y permaneciendo en
este nivel, mientras que CAS bascula entre los
niveles alto y bajo. Solo se selecciona una
dirección de fila, que permanece seleccionada
mientras que RAS esté activa.
• Cada CAS sucesiva selecciona una columna
de fila especificada. De este modo, después
de un ciclo en modo página rápido, todas
las direcciones de la fila seleccionada se
habrán leído o escrito, dependiendo del
nivel de R/W.
• Por ejemplo; un ciclo de modo página
rápido para la DRAM antes descrita,
requiere que la señal CAS se active 1024
veces para cada fila seleccionada mediante
la señal RAS.
• En la siguiente figura se presenta un
diagrama de tiempos que ilustra el
funcionamiento básico en modo página
rápida para la operación de lectura. Cuando
CAS pasa a su estado no activo (alto),
desactiva las salidas de datos. Por tanto, la
transición de la señal CAS a nivel alto sólo
debe producirse después de que el sistema
externo almacene los datos válidos en un
latch.
 Ciclos de refresco
• Condensador; pierde la carga por tiempo y
temperatura por lo que se debe recargar
(refrescar) periódicamente.
• Típicamente cada 8ms a 16ms (en algunos casos
puede exceder los 100ms).
• La operación de lectura refresca automáticamente
todas las direcciones de la fila seleccionada.
• No se puede depender de esta operación.
• Se debe implementar ciclos de refresco
especiales.
• Existen 2 modos típicos de refresco:
• Refresco a ráfagas.
– Todas las filas de la matriz de memoria se recargan
consecutivamente en cada periodo de refresco
(cada 8ms).

• Refresco distribuido.
– Cada fila se refresca a intervalos entremezclados
con los ciclos de lectura y escritura normales.
Ejemplo en la memoria de 1024 filas, un periodo de
refresco de 8ms exige que se recargue una fila cada
8ms/1024=7,8 µs, cuando se utiliza el refresco
distribuido.
• Los dos tipos de operaciones de refresco son:
• Refresco sólo RAS (RAS only refresh) y
refresco CAS antes de RAS (CAS before RAS).
• Sólo RAS consiste en una transición de la
señal RAS a nivel bajo (estado activo), que
almacena la dirección de la fila en el latch
para realizar el refresco, mientras que la línea
CAS permanece en nivel alto (estado inactivo)
a lo largo del ciclo. Se utiliza un contador
externo para proporcionar las direcciones de
fila en este tipo de operación.
• CAS antes de RAS, se inicia cuando la
línea CAS pasa a nivel bajo y a
continuación la línea RAS pasa a nivel
bajo. Esta secuencia activa un contador
de refresco interno que genera la
dirección de fila para la que se debe
realizar la recarga. Esta dirección se
conmuta mediante el selector de datos
hacia el decodificador de filas.
• Tipos de DRAM:
• FPM DRAM (Fast Page Mode Dynamic Random Access Memory):
– Se basa en la probabilidad de que las siguientes
direcciones de memoria a las que haya que
acceder se encuentren en la misma fila (en la
misma página). Esto ocurre en un gran porcentaje
de las veces. Este modo ahorra tiempo, porque la
dirección de fila se especifica una única vez para
acceder a varias direcciones de columna sucesivas,
mientras que en el acceso aleatorio puro, hay que
especificar una dirección de fila para cada
dirección de columna.
• Recuerde que una operación de lectura en modo
de página rápido, la señal CAS tiene que esperar
hasta que los datos válidos correspondientes a
una dirección dada sean aceptados (enclavados)
por el sistema externo (CPU), antes de volver a su
estado inactivo. Cuando CAS pasa a su estado
inactivo, se desactivan las salidas de datos. Esto
significa que la siguiente dirección de columna no
puede ser generada hasta que los datos
correspondientes a la dirección de columna
actual sean transferidos a la CPU. Esto limita la
velocidad de acceso a las columnas situadas
dentro de una página.
• EDO DRAM (Extended Data Output Dynamic Random Access Memory):
– La memoria DRAM con salida de dato extendida,
algunas veces denominada DRAM con modo
hiperpágina, es muy similar a la FPM DRAM. La
diferencia fundamental es que la señal CAS en esta
memoria, no desactiva los datos de salida cuando pasa
a su estado de inactividad, porque se puede mantener
los datos válidos correspondientes a la dirección actual
hasta que CAS vuelva a activarse. Esto significa que se
puede acceder a la siguiente dirección de columna
antes de que el sistema externo acepte los datos
válidos actuales. La idea es acelerar el tiempo de
acceso.
• BEDO DRAM (Burst Extended Data Output Dynamic Random Access Memory):
– Esta memoria es una EDO DRAM con capacidad de
generar ráfagas de direcciones. Trabaja igual que la
SRAM síncrona de ráfaga la que genera internamente
hasta cuatro direcciones a partir de una única dirección
externa. Esto ahorra tiempo de acceso. La BEDO DRAM
trabaja bajo este mismo concepto.
• SDRAM (Synchronous Dynamic Random Access Memory):
– Está sincronizada con el reloj del sistema, con el que también
opera el microprocesador de un sistema informático, la
mismas ideas básicas descritas en relación con la SRAM
síncrona de ráfaga se puede aplicar a la memoria SDRAM.
Esta operación de tipo síncrono hace que la SDRAM sea
totalmente diferente de los otros tipos de DRAM asíncronos
antes mencionados. Con las memorias asíncronas el,
microprocesador se ve obligado a esperar que la DRAM
complete sus operaciones internas. Con la operación del tipo
síncrono, por el contrario, la DRAM enclava las direcciones,
los datos y la información de control generados por el
procesador, bajo control del reloj del sistema. Esto permite al
procesador gestionar otras tareas mientras se están
realizando las operaciones de lectura o escritura en memoria,
en lugar de tener que esperar a que la memoria realice su
tarea, como es en el caso de los sistemas asíncronos.
Clasificación de las ROM
Clasificación de las ROM
Clasificación de las ROM
 ROM de Máscara
• O solo ROM:
Programada en forma permanente en su
proceso de fabricación, para proporcionar
funciones estándar de uso extendido, como
conversiones polares, o para proporcionar
funciones específicas por el usuario. Una vez
programada no se puede cambiar. La mayoría
de las ROM utilizan la presencia o ausencia de
una conexión de transistor en una unión
fila/columna para representar un 1 o un 0.
• Memoria ROM de Máscara
• Esta memoria se conoce simplemente como ROM y se
caracteriza porque la información contenida en su interior
se almacena durante su construcción y no se puede
alterar. Son memorias ideales para almacenar
microprogramas, sistemas operativos, tablas de
conversión y caracteres.
• Generalmente estas memorias utilizan transistores MOS
para representar los dos estados lógicos (1 ó 0). La
programación se desarrolla mediante el diseño de un
negativo fotográfico llamado máscara donde se
especifican las conexiones internas de la memoria.
Celda de almacenamiento ROM de Máscara
 Matriz de ROM de Máscara

Líneas de
entrada de
direcciones
• El procedimiento de lectura básico es el siguiente:
cuando se aplica un código de dirección binario a
las líneas de entrada de dirección, la línea de la fila
correspondiente se pone a nivel alto. Este nivel
alto se conecta a las líneas de las columnas a
través de los transistores en cada unión (celda)
donde se almacena un 1. En cada celda en la que
se almacena un 0, la línea de columna permanece
a nivel bajo, debido a la resistencia de
terminación. Las líneas de las columnas
constituyen la salida de datos. Los 8 bits de datos
almacenados en la fila seleccionada se presenta en
las líneas de salida.
 Organización interna de una ROM
• Para ilustrar cómo se estructura un CIROM se
utiliza un dispositivo de 1024 bits organizado en
una matriz de 256x4. (poner figura 12,25).
Cuando se aplica cualquiera de los 256 códigos
binarios (8 bits) a las líneas de dirección, se
presentan 4 bits de datos en las salidas si las
entradas de habilitación del chip se encuentran a
nivel bajo (existen 8 líneas de direccionamiento,
28). Aunque la estructura indica
256(filas)x4(columnas), no es así. Realmente la
matriz es de 32(filas)x32(columnas)
• La memoria de la figura funciona:
– 5 de las 8 líneas de dirección (A0 hasta A4) se
decodifican mediante el DEC de filas (llamado Y) para
seleccionar una de las 32 filas. 3 de las 8 líneas de
dirección (A5 hasta A7)se decodifican mediante el DEC
de columnas (llamado X) para seleccionar 4 de las 32.
El decodificador de columnas está formado por 4
decodificadores 1- de – 8 (selectores de datos). El
resultado de esta estructura es que, al aplicar un
código de dirección de 8 bits (A0 hasta A7), aparece
una palabra de datos de 4 bits en las salidas de datos.
Las líneas de habilitación del chip (E0 y E1) deben estar
a nivel bajo para activar los buffers de salida. Esta
organización es típica en diversas ROM de distintas
capacidades.
 Tiempo de acceso de la ROM ta´
• Es el tiempo que transcurre desde que
se aplica un código de dirección válido
en las líneas de entrada hasta que
aparecen los datos válidos en las líneas
de salida. O desde que se activa la
entrada de habilitación E hasta que
aparecen los datos válidos en la salida,
cuando ya se encuentra una dirección
válida en las líneas de entrada.
En la figura se muestra la celda de memoria de una
ROM tipo máscara, en tecnologías TTL y MOS.
 Memorias programables PROM y EPROM
• Las PROM son básicamente iguales que la ROM
de máscara, una vez que han sido programadas,
la diferencia consiste es que las PROM salen de
fábrica sin estar programadas y se programan a
medida para satisfacer las necesidades del
usuario.
• Utilizan algún tipo de mecanismo de fundición
para almacenar bits, donde un hilo de memoria
se funde o queda intacto para representar un 0
o un 1. el proceso de fundición es irreversible.
Memorias programables PROM y EPROM
• 3 Tipos de tecnologías para aplicar fusibles en la PROM.
– Micromo , cada bit se presenta mediante una conexión
separada. En la programación la conexión se funde o queda
intacta. Esto se hace 1° direccionando una determinada celda y
luego aplicando una cantidad de corriente alta como para hacer
que la conexión se abra.
– Tiras estrechas y alargadas de silicio policristalino. Aplicación de
corriente que genere temperatura y esto óxido de silicio,
formando un aislante alrededor de la conexión dejándola
abierta.
– Uniones cortocircuitadas o de migración inducida por
avalancha, esto es 2 uniones pn una frente a la otra. En la
programación una de las uniones de los diodos entra en
avalancha, y el voltaje y calor resultante hacen que los iones de
aluminio migren y cortocircuiten la unión. La otra unión se
utiliza posteriormente como diodo polarizado en directa para
En la figura, se observa la disposición interna de una celda de memoria y los
fusibles correspondientes.