Detector Sincrónico

Gustavo Migoni
Cátedra de Mediciones II – Departamento de Control
Escuela de Ingenierı́a Electrónica
Facultad de Cs.Exactas Ingenierı́a y Agrimensura
Universidad Nacional de Rosario
28 de agosto de 2017

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Índice
1. Detector Sincrónico (DS) 3
1.1. Diagrama en bloques y esquemas circuitales . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.2. Análisis del circuito . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.3. Evoluciones temporales de las señales más importantes del DS . . . . . . . . . . . . . . . . . . . . . . . 5
1.4. Circuito del DS con cuadrador de la señal de referencia . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2. Cálculo del Valor medio de v0 con entrada ve senoidal 7

3. Cálculo del Valor medio de v0 con entrada ve cuadrada (Medición de fase) 8

4. Consideraciones generales a tener en cuenta 10

4.1. Asimetrı́a de ganancia debido a rds . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
4.2. Asimetrı́a de ganancia debido al desapareamiento entre R1 y R2 . . . . . . . . . . . . . . . . . . . . . 11
4.3. Impedancia de entrada del DS Variable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

5. Análisis del comportamiento del DS al tener ve y vr diferentes frecuencia 12

6. Circuitos de aplicación 12
6.1. Medición de fase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
6.2. Medición de componentes en fase y cuadratura entre dos señales . . . . . . . . . . . . . . . . . . . . . 17
6.3. Medición de factor de Potencia - Medición de potencia activa . . . . . . . . . . . . . . . . . . . . . . . 17
6.4. Corrección automática de factor de Potencia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

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1. Detector Sincrónico (DS)
1.1. Diagrama en bloques y esquemas circuitales
La técnica de detección sincrónica consiste en generar una señal v0′ cuyo valor medio v0 sea función del sincronismo
existente entre dos señales de igual perı́odo. En el lado izquierdo de la figura 1 puede verse el sı́mbolo utilizado para
un detector sincrónico (DS) mientras que en la parte derecha de ésta gráfica se presenta un diagrama en bloque de las
partes básicas que componen al mismo.

Figura 1: Simbolo del DS

En el diagrama en bloque de la figura 1 puede verse que un DS esta compuesto esencialmente por un detector,
un cuadrador y un filtro de salida. De esta manera se obtiene en la salida v0 una tensión continua que depende del
desfasaje entre la señales de entrada ve y v2 .
En la figura 2 puede verse un circuito básico que permite implementar el detector.

Figura 2: Circuito simplificado del detector

1.2. Análisis del circuito

Para analizar este circuito es conveniente considerar los dos posibles estados de conducción del FET en función del
nivel de la señal de entrada de referencia vR (onda cuadrada).

3
 Si el FET esta saturado (rds → 0) y las resistencias R1 y R2 son exactamente iguales (R1 = R2 = R), el
circuito de la figura 2 se comporta como el circuito inversor de la figura 3.

Figura 3: Equivalente del circuito de la Fig.2 con rds → 0

Cuya salida es:

R2
v0′ = − ve = −ve (1)
R1
Notar que en esta condición de conducción del FET se precisa que R1 y R2 estén perfectamente apareadas.

Si el FET esta cortado (rds → ∞) el circuito de la figura 2 se comporta como el circuito no inversor de la figura
4.

Figura 4: Equivalente del circuito de la Fig.2 con rds → ∞

Cuya salida puede calcularse según:

   
−R2 R2
v0′ = ve + ve 1 + = ve (2)
R1 R1
Notar que en la ecuación 2 se podrı́a pensar erróneamente que si R1 6= R2 entonces v0′ 6= ve . Esto no es ası́ ya
que, si tenemos en cuenta que el circuito está realimentado negativamente e+ = e− resulta que la corriente por R1
es nula (iR1 = 0). Luego, como la corriente por R2 es la misma que por R1 , tampoco circula corriente por R2 y la
caida de potencial en la misma resulta nula. En consecuencia la salida v0′ = e− = e+ = ve independientemente del
apareamiento entre R1 y R2 (Considerando AO ideal)

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1.3. Evoluciones temporales de las señales más importantes del DS
Las figuras 5,6 y 7 y muestran la evolución de las señales mas importantes del DS implementado en el circuito
de la figura 2 cuando el desfasaje de la señal de entrada ve y vR es de π/4, π/2 y 0 radianes respectivamente. En
las mismas puede verse que la componente de continua de la señal de salida varia según el desfasaje entre ve y vR .
Además permiten comprender fácilmente el modo de operación del DS de un modo intuitivo.

Figura 5: Principales señales del DS de la Fig.2 operando con un desfasaje de π/4 radianes.

Figura 6: Principales señales del DS de la Fig.2 operando con un desfasaje de π/2 radianes.

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 Figura 7: Principales señales del DS de la Fig.2 operando con un desfasaje de 0 radianes.

1.4. Circuito del DS con cuadrador de la señal de referencia

La figura 8 muestra un circuito de un DS donde la señal de entrada es procesada mediante un cuadrador para
operar el circuito de conmutación. Para el analisis de este circcuito se consideó un FET canal N de canal establecido
por lo cual si se aplica una tensión vGS > 0 el transistor conduce y en el caso contrario permanece cortado.

Figura 8: Circuito completo del DS

En el circuito de la Fig.8 si v2 < 0 entonces el A02 se encuentra en su nivel alto de saturación y la impedancia

6
rds del FET tiende a 0 y, por lo analizado anteriormente, v0 = −ve . En el caso opuesto, si v2 > 0 entonces el A02 se
encuentra en su nivel bajo de saturación y la impedancia rds del FET tiende a infinito y en consecuencia v0 = ve .
En la siguiente tabla se resume el comportamiento del circuito de la Fig.8

v2 < 0 vR = VM VGS = 0 rds = 0 v0′ = −ve

v2 > 0 vR = −VM VGS = ∞ rds = ∞ v0′ = ve

2. Cálculo del Valor medio de v0 con entrada ve senoidal

En esta sección se mostrará la forma de onda de salida del DS en la etapa previa al filtro de salida cuando ve y
v2 son don entradas senoidales desfasadas un ángulo ϕ y se calculará el nivel de tensión de salida del DS en estas
condiciones.

Análisis cuando v2 atrasa a ve La figura 9 muestra las señales más del DS cuando la senoide vR atrasa 30
grados a v2 .

Figura 9: Señales del DS con vR atrasada respecto a v2 un ángulo ϕ = 30 grados

luego, la ecuación que rige el comportamiento del DS con ambas entradas senoidales desfasadas un ángulo ϕ es:

ve = Vemax . sin(ωt) v2 = V2max . sin(ωt − ϕ)

Z ϕ Z π 
1
v0 = −Vemax sin(ωt) · d(ωt) + Vemax sin(ωt) · d(ωt)
π 0 ϕ
√
2 2 2
v0 = Vemax cos ϕ = Veef cos ϕ = Kd Veef cos ϕ (3)
π π

Análisis cuando vR adelanta a v2 La figura 10 muestra las señales del DS cuando la senoide vR adelanta 30
grados respecto a ve . Siendo la ecuación que rige el comportamiento del DS con ambas entradas senoidales desfasadas
un ángulo ϕ:

7
 ve = Vemax . sin(ωt) v2 = V2max . sin(ωt + ϕ)
Z π−ϕ Z π 
1
v0 = Vemax sin(ωt) · d(ωt) + −Vemax sin(ωt) · d(ωt)
π 0 π−ϕ
√
−2 2 2 2
v0 = Ve cos(π − ϕ) = Vemax cos ϕ = Veef cos ϕ = Kd Veef cos ϕ (4)
π max π π

Figura 10: Señales del DS con vR adelantada respecto a ve un ángulo ϕ = 30 grados

Finalmente, apartir de las ecuaciones 3 y (4) se puede describir el comportamiento general de la salida continua del
DS cuando ve (t) es una señal senoidal desfasada ϕ respecto a v2 (t) (con ϕ ∈ [−π π]) mediante la siguiente ecuación:
v0 = Kd V1ef cos ϕ (5)

3. Cálculo del Valor medio de v0 con entrada ve cuadrada (Medición de

fase)
Se mostrará ahora la forma de onda de salida del DS en la etapa previa al filtro de salida cuando ve es una onda
cuadrada que oscila entre +VM y −VM desfasadas un ángulo ϕ respecto a vR . Se calculará además el nivel de tensión
de salida del DS en estas condiciones.

Análisis cuando vR atrasa a ve La figura 11 muestra las señales del DS cuando vR atrasa 30 grados respecto a
ve . La ecuación de v0 en este caso puede calcularse como:

Z Z !
|ϕ| π
1
v0 = −VM d(ωt) + VM d(ωt)
π 0 |ϕ|

−Vm π − |ϕ|
= |ϕ| + VM
π  π
2|ϕ|
v0 = VM 1 − (6)
π

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 Figura 11: Señales del DS con vR atrasada respecto a ve un ángulo ϕ = 30 grados

Análisis cuando vR adelanta a ve La figura 12 muestra las señales del DS cuando vR adelanta 30 grados respecto
a ve . La ecuación de v0 en este caso puede calcularse como:

Z Z !
π−|ϕ| π
1
v0 = VM d(ωt) + −VM d(ωt)
π 0 π−|ϕ|

VM |ϕ|
= (π − |ϕ|) − VM
π   π
2|ϕ|
v0 = VM 1 − (7)
π

Figura 12: Señales del DS con vR adelantada respecto a ve un ángulo ϕ = 30 grados

De las ecuaciones (6) y (7) se ve que la ecuación de salida del DS con entrada cuadrada es:
 
2|ϕ|
v 0 = VM 1 − (8)
π

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 cuya representacion gráfica es la que se ve en la figura 13. Puede verse en esta figura que el DS no es capaz de
distinguir entre desfasajes positivos o negativos.

Figura 13: Caracterı́stica de salida del DS con entrada cuadrada

Esta configuración es utilizada para medir desfasaje entre señales.

4. Consideraciones generales a tener en cuenta

En esta sección se analizaran algunos criterios de diseño y fuentes de error en el DS.

4.1. Asimetrı́a de ganancia debido a rds

En el análisis realizado sobre el circuito del DS de la figura 2 se consideró que el FET se comportaba como un
cortocircuito o un circuito abierto en función del nivel de la señal vR . Esto permitió deducir el comportamiento como
inversor con ganancia -1 o como seguidor con ganancia 1 del circuito. El comportamiento real de la impedancia con el
FET operando en corte o saturación es que conmuta entre rds = rdsON y rds = rdsOF F .
Para poder minimizar el efecto de estos valores no ideales de impedancia, se debe elegir rdsON << R << rdsOF F .

Figura 14: Efecto de la asimetrı́a de ganancia debido al no idealidad de corte y saturación del FET rDSON 6=0 y
rDSOF F 6=∞

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4.2. Asimetrı́a de ganancia debido al desapareamiento entre R1 y R2
Como se menciono oportunamente, los valores de R1 y R2 deben ser exactamente iguales para que la ganancia al
operar como inversor del circuito de la figura 2 sea la misma que al operar como seguidor. En la figura 15 puede verse
el efecto de tener impedancias diferentes.

Figura 15: Salida del DS con ve senoidal, ϕ = 30 grados y R1 /R2 = 1,4

Este error puede corregirse muy fácilmente en el circuito agregando un preset de ajuste entre R1 y R2 como se
muestra en la figura 16

Figura 16: Circuito simplificado del DS

4.3. Impedancia de entrada del DS Variable

Como puede verse en la figura 16, la impedancia de entrada del DS cambia según cual sea el estado de conducción
del FET (zin = f (rds )). Para poder asegurar un valor de impedancia de entrada se debe entonces agregar al circuito
un buffer de entrada.

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5. Análisis del comportamiento del DS al tener ve y vr diferentes fre-
cuencia
6. Circuitos de aplicación
6.1. Medición de fase
El circuito de la figura permite implementar un medidor de fase utilizando técnicas de detección sincrónica sim-
plemente agregando un cuadrador a la entrada ve del DS.

Figura 17: Diagrama en bloques del medidor de fase con DS

Puede verse fácilmente que las evoluciones temporales principales cuando se excita este circuito con dos señales
sinusoidales desfasadas ϕ grados es la mostrada en la figura 18

Figura 18: Evolución temporal de las variables principales en el medidor de fase (ϕ < 0)

Cálculo del nivel de continua v0 a la salida del DS

Si consideramos que las ondas cuadradas a la salida de todos los comparadores oscilan entre +VM y −VM , se puede
calcular v0 según:

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 Z ϕ Z π 
1
v0 = −VM d(ωt) + VM d(ωt) (9)
π 0 ϕ
−Vm π−ϕ
= ϕ + VM (10)
π π
2|ϕ|
v0 = VM 1 − (11)
π
en la figura 19 de donde la caracterı́stica de salida del DS operando de este modo es:

Figura 19: FT del medidir de fase

Como puede verse la caracterı́stica de salida mostrado en la figura 19, el esquema de la figura no es capaz de
distinguir entre un desfasaje en adelanto y uno en atraso. La figura 20 muestra un circuito capaz de distinguir entre
fase positiva y fase negativa.

Figura 20: Circuito medidor de fase capaz de distinguir adelanto o atraso en la fase

Puede verse en este circuito que la salida Q del flip-flop D en este circuito es 1 si ϕ > 0 y 0 si ϕ < 0. de este
modo, las caracterı́sticas de salida en los puntos más importantes del circuito resultan las mostradas en la figura 21 y
la caracterı́stica de salida del circuito esta dada por la ecuación:
VM  ϕ
v0∗ = 1+ (12)
2 π

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 Figura 21: Salida en función del desfasaje de distintos puntos del circuito de la Fig.20

Supongamos que se quiere implementar un convertidor utilizando las técnicas de CVF - CU con
salida binaria y las siguientes caracterı́sticas:
doble polaridad
resolución mejor que 0.1 %
RC de 5 pal/seg
Un posible diagrama en bloques que cumple con estas especificaciones es el mostrado en la figura 22. El mismo
corresponde al CU operando en modo de medición de frecuencias. La evolución temporal de funcionamiento asociado
a este diagrama en bloques es puede verse en la figura

v0* f0
CVF
CONTADOR R

L LATCH

fc
fclk
%10N

Figura 22: CU del medidor de fase con salida binaria

Cálculo de los principales parámetros utilizando binario corrido

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 La ecuación de escala resulta:
Vm  ϕ
Nx = fin Tc = Tc Kf v0∗ = Tc Kf 1+ (13)
2 π
RC = 5pal/seg ⇒ Tconv = 1/5 = 200mseg ⇒ Tc = T d = 100mseg (14)
Binario corrido:
ϕ = −π ⇒ Nx = 0000 · · · 0
ϕ = 0 ⇒ Nx = 1000 · · · 0 (15)
ϕ = π ⇒ Nx = 1111 · · · 1
2π 2π
Ncuentasmax ≥ = = 2000cuentas (16)
Resolución π0,1/100
Utilizo un contador de 11 digitos (Ncuentasmax = 2048cuentas)

ϕ = −π ⇒ Nx = 0000 · · · 0 = 0
ϕ = 0 ⇒ Nx = 1000 · · · 0 = 1024 (17)
ϕ = π ⇒ Nx = 1111 · · · 1 = 2048

Para el cálculo de Vm y Kf , tenemos en cuenta que el número de cuentas máximo se da con ϕ = π. Luego:
Vm  π
Nx (ϕ = π) = Tc Kf 1+ = Tc Kf Vm = 2048 (18)
2 | {z π }
=2

Adoptando Vm = 10V tenemos:

2048
Kf = = 2048Hz/V (19)
0,1seg10V
Supongamos ahora que se quiere implementar un convertidor utilizando las técnicas de CVF - CU
pero con salida a display y las siguientes caracterı́sticas:

Indicacion de signo
resolución de 0.1o
RC de 5 pal/seg

El diagrama del CU en el modo de medicion de frecuencia en este caso resulta el de la figura 23

Vm  ϕ
Nc = fin Tc = Tc Kf v0∗ = Tc Kf
1+ (20)
2 π
Debo precargar un valor N0 en el contador de manera de obtener los valores adecuados sin cambiar la señal

si ϕ ≥ 0
Nx (ϕ ≥ 0) = Nc − N0 (21)

si ϕ < 0
Nx (ϕ < 0) = N0 − Nc (22)

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 1800

v0* f0
CVF L
CONTADOR
U/D
D Q

det.0 Q

D Q L LATCH
fc
Q
Q D

DIV
fclk

Figura 23: CU del medidor de fase con salida a display

de (6.1), (6.1) y teniendo en cuenta que Nx (ϕ) = Nx (−ϕ) resulta:

 
Vm ϕ −ϕ
Nc − N0 = N0 − Nc ⇒ 2N0 = Nc (ϕ) + Nc (−ϕ) = Tc Kf 1+ +1+ (23)
2 π π
| {z }
=2

Vm
N0 = T c K f (24)
2
Entonces la ecuación de escala resulta:

Vm |ϕ|
Nx = T c K f (25)
2 pi
Por otro lado, para cumplir con una RC = 5pal/seg. se debe tener un Tconv = 200mseg y

Tc = Tdisp = 100mseg (26)

Además
Vm π Alcance 180o
Nxmax |ϕ=π = Tc Kf = = = 1800 (27)
2 π Resolución 0,1o
Adoptando Vm = 10V ,
1800
Kf = = 3600Hz/V (28)
0,1seg 5V
Con estos valores podemos calcular el valor que se debe precargar en el contador resultando

N0 = 0,1seg3600Hz/V 5V = 1800 (29)

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6.2. Medición de componentes en fase y cuadratura entre dos señales
6.3. Medición de factor de Potencia - Medición de potencia activa
6.4. Corrección automática de factor de Potencia

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