Dispositivos de Lógica Programable

Software y Lógica Programable
Ing. Edgar Andre Manzano Ramos
Universidad Nacional de Trujillo

emanzano@unitru.edu.pe
November, 2019
Ing. Edgar Andre Manzano Ramos (UNT) Electrónica Digital 2 November, 2019 1 / 35
Dispositivos PLD
SPLD: Simple Programmable Logic Device

PAL, Programmable Array Logic.
GAL, Generic Array Logic.
CPLD: Complex Programmable Logic Device

Pueden definirse como dispositivos que agrupan múltiples SPLDs internas.
SPLD: PAL, Programmable Array Logic
Consta de una matriz programable de compuertas AND que se

conectan a una matriz fija de compuertas OR.
Generalmente se implementan en una tecnologı́a basada en fusible
(OTP, One - Time Programmable).
PAL: ejemplo de implementación
SPLD: GAL, Generic Array Logic
Presenta la misma organización que una PAL.

Las GAL utilizan tecnologı́a reprogramable.
SPLD: ejemplo general de programación
Diagrama de bloques general de una PAL o GAL
Macroceldas
Elementos de agrupación de los SPLDs, generalmente consisten en

una compuerta OR y cierta lógica asociada.
La lógica asociada puede configurarse como lógica combinacional,
lógica registrada (flip-flops) o una combinación de ambas.
Dispositivos SPLD
Suelen tener entre 20 y 28 pines.

Dos tipos comunes son la PAL16V8 y la GAL22V10.
PAL16V8: 16 entradas, 8 salidas, salidas variables (V).
L: salidas bajas y H: salidas altas.
La PAL16V8 tiene una densidad de 300 compuertas equivalentes.
La GAL22V10 tiene una densidad de 500 compuertas equivalente.
Dispositivos SPLD
Dispositivos CPLD
Consta de múltiples matrices SPLD con interconexiones programables.

Cada una de las matrices SPLD de una CPLD se denomina LAB
(Logic Array Block).
Las interconexiones programables se denominan generalmente PIA
(Programmable Interconnect Array), Xilinx utiliza el término AIM
(Advace Interconnect Matrix).
A medida que los PLDs se hacen más complejos, sus densidades
también aumentan.
Los CPLD son reprogramables y emplean tecnologı́as EEPROM y
SRAM para implementar enlaces programables.
Principales fabricantes: Altera (Intel) y Xilinx.
Diagrama de bloques básico de un CPLD genérico
Dispositivos CPLD de Altera
Familia MAX II.

Familia MAX 3000.
Familia MAX 7000 (arquitectura tradicional de una CPLD).
CPLD MAX 7000
Estructura clásica PAL/GAL.

Densidad: entre 2 bloques y 16
bloques LAB (Logic Array
Block).
Una LAB es aproximadamente
igual a una SPLD, de entre 44 y
208 pines.
Tecnologı́a basada en EEPROM.
CPLD MAX 7000: Diagrama de bloques básico
CPLD MAX 7000: Macrocelda
CPLD MAX II
Altera lo denomina como un

dispositivo CPLD
”post-macrocelda”.
La composición de los LAB se
da por elementos lógicos (LE),
en lugar de macroceldas.
Se le puede considerar como un
FPGA de baja densidad.
CPLD MAX II: Diagrama de bloques simplificado
CPLD MAX II: LUT, Look-Up Table
La principal diferencia que presenta frente a un CPLD clásico es que

los dispositivos MAX II utilizan tablas de consulta (LUT, Look-Up
Table) en lugar de matrices AND/OR.
Una LUT es básicamente un tipo de memoria programable para
generar sumas de productos.
CPLD MAX II: Interconexiones
MAX II tiene una disposición de interconexiones en forma de filas y

columnas.
La mayorı́a de CPLDs utilizan tecnologı́a no volátil para las
conexiones programables. Sin embargo, MAX II emplea tecnologı́a
basada en SRAM (volátil).
Dispositivos FPGA, Field Programmable Gate Array
Presentan una arquitectura diferente a los PLDs. No utilizan matrices

PAL/PLA y presentan densidades mucho mayores que los CPLDs
Número de compuertas equivalentes mucho mayor que los CPLDs.
Elementos que implementan funciones lógicas en espacios mucho más
pequeños.
Interconexiones programables organizadas según filas y columnas.
Conceptos básicos de un FPGA
Presentan tres elementos básicos:

1 El bloque lógico configurable (CLB, Configurable Logic Block).
2 Interconexiones.
3 Bloques entrada / salida (E/S)
Los CLB son menos complejos que los LAB o FB de un CPLD, pero
han de haber muchos más.
Cuando los CLB son relativamente simples se dice que la arquitectura
del FPGA es de granulidad fina, y cuando son más grandes y
complejos se dice que la arquitectura es de granulidad gruesa.
FPGA: Estructura Básica
Bloques Lógico Configurables (CLB)
Generalmente están compuestos por módulos lógicos (equivalentes a
macroceldas).
Módulos Lógicos
Pueden configurarse para implementar lógica combinacional,

registrada o una combinación de ambas.
Tı́picamente están basados en LUTs (Look-Up Table), esencialmente
realizan el mismo trabajo que una PAL o PLA.
LUT, Look- Up Table (Tabla de Búsqueda)
Generalmente consiste en una serie de 2n celdas de memoria.
FPGA: Basados en SRAM
Se incluye una memoria de configuración no volátil integrada en el chip, o

utilizan una memoria externa, encargándose un procesador host de
controlar la transferencia de datos.
FPGA: Módulos Internos
Existen dispositivos FPGA que poseen lógica implementada en una

sección de su Hardware, se denominan Módulos Hardware. Se
incluyen para proporcionar una función especı́fica, no pueden
reprogramarse.
Si se trata de una función integrada con caracterı́sticas programables,
se conoce como Módulo Software.
Los diseños de módulos hardware generalmente son desarrollado por
fabricantes y son de su propiedad. Estos diseños se denominan IP
(intellectual property, propiedad intelectual).
Los dispositivos FPGA que contienen procesadores integrados y otras
funciones implementadas en forma de módulos hardware y software se
conocen como dispositivos FPGA de plataforma.
Dispositivos FPGA de Plataforma
Dispositivos FPGA de Altera (Intel)
Familias de FPGA Altera (Intel):
Stratix
Agilex
Arria
Cyclone
Stratix II: Bloque LAB (Logic Array Block)
Stratix II: Módulo ALM (Adaptive Logic Module)
Stratix II: Funciones Integradas
Stratix II: Funciones Integradas
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Ing. Edgar Andre Manzano Ramos

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SPLD: Simple Programmable Logic Device

CPLD: Complex Programmable Logic Device

Consta de una matriz programable de compuertas AND que se

Presenta la misma organización que una PAL.

Elementos de agrupación de los SPLDs, generalmente consisten en

Suelen tener entre 20 y 28 pines.

Consta de múltiples matrices SPLD con interconexiones programables.

Familia MAX II.

Estructura clásica PAL/GAL.

Altera lo denomina como un

La principal diferencia que presenta frente a un CPLD clásico es que

MAX II tiene una disposición de interconexiones en forma de filas y

Presentan una arquitectura diferente a los PLDs. No utilizan matrices

Presentan tres elementos básicos:

Pueden configurarse para implementar lógica combinacional,

Generalmente consiste en una serie de 2n celdas de memoria.

Se incluye una memoria de configuración no volátil integrada en el chip, o

Existen dispositivos FPGA que poseen lógica implementada en una

Familias de FPGA Altera (Intel):

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