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Sumadores binarios
Sustractores binarios
Comparador binario
Multiplexores y Demultiplexores
Sumadores Binarios
Un medio sumador (HA, por sus siglas en inglés) es un circuito combinacional que suma
dos dígitos binarios y proporciona un bit de acarreo 1, cuando el resultado de la suma supera al
número binario 1.
Símbolo lógico:
La figura 1 muestra el símbolo circuital para un medio sumador de dos dígitos A y B que
genera el resultado de la operación con la variable S y el acarreo con la variable C. En la tabla 1 se
observa la tabla de verdad con la relación entre estas variables.
B B
0 1 0 1
A A
0 0 1 0 0 0
1 1 0 1 0 1
S C
(a) (b)
Figura 2. Mapas K para (a) S y (b) C del medio sumador
Un sumador completo (FA, por sus siglas en inglés) es un circuito combinacional que suma
dos dígitos binarios con cualquier acarreo que resulte de la suma anterior. Tiene tres entradas que
corresponde a los dígitos binarios a sumar (A y B) y el acarreo anterior (C n-1), y dos salidas
correspondiente a el resultado de la suma (S) y el acarreo generado en la operación (Cn), tal como
se indica en el símbolo lógico mostrado en la figura 4.
La tabla 2 muestra la relación entre las variables de entrada y las variables de salida del
sumador completo a través de una tabla de verdad. De esta tabla pueden obtenerse los mapas K
para cada salida (S y C) tal como se reflejan en la figura 5.
Tabla 2. Tabla de verdad Sumador Completo
A B Cn-1 S Cn
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
BCn-1 BCn-1
00 01 11 10 00 01 11 10
A A
0 0 1 0 1 0 0 0 1 0
1 1 0 1 0 1 0 1 1 1
S C
(( )( ( )) )
(a) (b)
Sumador Pseudoparalelo
Es un circuito combinacional que suma números binarios de n bits. Está formado por n-1
sumadores completo y un medio sumador. La entrada de datos es en forma paralela, mientras
que el acarreo se propaga en cascada de una unidad sumadora a otra.
El esquema se presenta a continuación:
( ) ( ) ( )
1 0 0 0 ← C
8 1 0 0 0 ← A
+15 1 1 1 1 ← B
23 1 0 1 1 1 ← S
Así:
( ) ( )
Sustractores Binarios
Al igual que los sumadores binarios se tienen dos modelos para el sustractor: simple y
completo.
Sustractor simple, HS
El sustractor simple (HS, por sus siglas en inglés) es un circuito combinacional que resta
dos números binarios (A y B) de 1 bit generando la diferencia (D) entre ambos más un préstamo
(P). La figura 9 muestra el símbolo lógico para este módulo y la tabla de verdad que relaciona las
variables involucradas.
A B D P
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0
(a) (b)
De la tabla de verdad se pueden obtener los mapas K para D y P y de estos últimos las
expresiones respectivas tal como muestra la figura 10.
B B
0 1 0 1
A A
0 0 1 0 0 1
1 1 0 1 0 0
D P
(a) (b)
Figura 10. Mapas K para (a) D y (b) P del sustractor simple
Un sustractor completo (FS, por sus siglas en inglés) es un circuito combinacional que resta
dos dígitos binarios de 1 bit considerando el préstamo realizado en la columna anterior. Tiene tres
entradas que corresponde a los dígitos binarios a restar (A y B) y el préstamo anterior (Pn-1), y dos
salidas correspondiente a el resultado de la resta (D) y el préstamo realizado en la operación (Pn).
La figura 12 muestra el símbolo lógico para este módulo y la tabla de verdad que relaciona las
variables de entrada y salida.
A B Pn-1 D Pn
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
(a) (b)
Figura 12. Sustractor completo (a) símbolo lógico – (b) tabla de verdad
BPn-1 BPn-1
00 01 11 10 00 01 11 10
A A
0 0 1 0 1 0 0 1 1 1
1 1 0 1 0 1 0 0 1 0
D Pn
( )
(a) (b)
Sustractor Pseudoparalelo
0 1 0 ← Pn
5 1 0 1 ← A
-3 0 1 1 ← B
2 0 1 0 ← D
El esquema circuital que permite realizar esta operación se muestra en la figura 16.
( ) ( )
Comparador binario
Haciendo F1=1 para A<B, F2=1 para A=B y F3=1 para A>B se puede establecer la siguiente
tabla de verdad:
Tabla 3. Tabla de verdad del comparador binario de 1 bit
A B F1 F2 F3
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
, ,
Multiplexor
2
Para un demultiplexor con 4 líneas de salida se requieren 2 líneas de control (4=2 ). En
base a esto, el diagrama funcional es como el mostrado en la figura 23.
La tabla de verdad para este demultiplexor se presenta en la tabla 5, donde se observa que
la salida Yn que toma el valor de la entrada D depende de la combinación dada por las líneas de
control, mientras que el resto de las entradas permanece en 1.
Las cuales pueden verse también expresadas en la tabla de verdad simplificada mostrada
en la tabla 6.
A partir de las expresiones obtenidas para las 4 salidas del demultiplexor se obtiene el
diagrama lógico con compuertas mostrado en la figura 24.
El ejemplo 3 mostró las salidas del multiplexor como una función SOP, lo que indica que
este módulo permite la implementación de funciones expresadas como suma de términos
producto. Para implementar una función lógica usando multiplexores se siguen los siguientes
pasos:
1. Nro. de variables: 3 → A, B y C
2. Tabla de verdad
3. Se requiere un multiplexor con 2 líneas de selección, puesto que hay 3 variables de entrada.
Por tanto se escoge un multiplexor 4 a 1.
4. Por inspección de la tabla de verdad se conectará B y C a las líneas de selección, la variable A
formará parte de las entradas y la variable F corresponderá a la salida del MUX, de acuerdo a
la información mostrada en la tabla 8.