Nombre y Apellido: Mariangel Zerpa

C.I.Nº: 26.830.929
Sección:

2da. Evaluación valor 25%.

Profesor: Ing. MSc. Edgard José Camacho Rivero.

Asignatura: Lógica Digital

1. Elabore un esquema de un Flip-Flop de tipo JK con la unión de un circuito lógico con dos o
más compuertas lógicas, explique el esquema e identifique las compuertas. Valor (25ptos)

Solución

Este es un refinamiento del tipo Flip-Flop RS con reloj, llamado Flip-Flop JK utilizando las compuertas AND de
3 entradas y dos compuertas NOR de dos entradas; al final en el circuito se observa dos diodos LED para
poder apreciar los valores de salida.
 1. Diferencia entre Flip-Flop D y Flip-Flop JK. (Esquematice su respuesta). Valor (25ptos)
Solución:

Flip-Flop D Flip-Flop JK

es una modificación del flip-flop RS con

Un flip-flop JK es un refinamiento del flip-
reloj. Las compuertas NAND 1 y 2
flop RS ya que el estado indeterminado
forman un flip-flop básico y las
del tipo RS se define en el tipo JK. Las
compuertas 3 y 4 modifican para formar
entradas J y K se comportan como las
un flip-flop RS con reloj.
entradas S y R para ajustar y despejar el
El flip-flop D recibe su denominación
flip-flop. Cuando se aplican señales de
debido a su capacidad de transferir
entrada en forma simultánea a J y como
“datos” en el flip-flop. En forma básica es
a K, el flip-flop cambia a su estado
un flip-flop RS con un inversor en la
complementario, esto es, si Q=1, cambia
salida R. El inversor agregado reduce el
a Q=0 y viceversa.
número de entradas de dos a una.

A continuación, se muestran los esquemas de los Flip-Flop D y Flip-Flop JK para que se entienda mejor
sus diferencias.

Esquema del Flip-Flop D

La entrada D va en forma directa a la entrada S, y su complemento, a través de la compuerta 5, se aplica

a la entrada R. En tanto que el pulso del reloj en la entrada ente en 0, las compuertas 3 y 4 tienen un 1 en
sus salidas, sin importar el valor de las entradas. Esto se apega al requisito inicialmente en el nivel 1. La
salida D se muestra durante la ocurrencia de un pulso de reloj. Si es 1, la salida de la compuerta 3 pasa a
0, cambiando el flip-flop a su estado ajuste, si es 0, la salida de la compuerta 4 va a 0, cambiando el flip-
flop al estado despejad.
 Esquema del Flip-Flop JK.

Como se puede apreciar es un circuito lógico refinado el Flip-Flop RS con reloj.

2. Elabore la tabla de la verdad del siguiente circuito lógico, y establezca la corrida del circuito
con valores de 1 y 0., explique. Valor (25ptos).
Solución:
A B C D E Salida
0 0 0 0 0 0
0 0 0 0 1 0
0 0 0 1 0 0
0 0 0 1 1 0
0 0 1 0 0 0
0 0 1 0 1 1
0 0 1 1 0 1
0 0 1 1 1 1
0 1 0 0 0 0
0 1 0 0 1 0
0 1 0 1 0 0
0 1 0 1 1 0
0 1 1 0 0 0
0 1 1 0 1 1
0 1 1 1 0 1
0 1 1 1 1 1
1 0 0 0 0 0
1 0 0 0 1 0
1 0 0 1 0 0
1 0 0 1 1 0
1 0 1 0 0 0
1 0 1 0 1 1
1 0 1 1 0 1
1 0 1 1 1 1
1 1 0 0 0 1
1 1 0 0 1 1
1 1 0 1 0 1
1 1 0 1 1 1
1 1 1 0 0 1
1 1 1 0 1 1
1 1 1 1 0 1
1 1 1 1 1 1
Esquema cuando ABCE están encendidos y D apagado

Esquema cuando C esta encendidos y ABDE apagados

Explicación:
Se puede notar que cuando tan solo se enciendan los dos botones de las variables de la compuerta lógica,
dará como resultado un 1 o un encendido. Ejemplo si tan solo se encienden A y B y los demás están
apagados, el circuito dará un 1 o encendido. Ya que esa compuerta lógica esta directa a la compuerta OR.
Por otra parte, si solo se enciende una de las variables de la compuerta, el circuito arrojara un 0 o un
apagado. Por ejemplo, si solo encendiéramos la C que está presente en dos compuertas de tipo AND, el
circuito arrojaría un 0 o un apagado, como se muestra en la figura anterior. Esto se debe a que solo estamos
encendiendo una parte de esta compuerta y no completa por eso arroja ese tipo de resultados.
 3. Diseñe un Flip-Flop tipo J-K usando funciones lógicas básicas, utilizando para ello bloques
NOR. Ejecute primero el diagrama esquemático y la tabla de la verdad, explique su
funcionamiento. Valor 25 ptos.

Q J K Q(t+1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0

Explicación
Se observa entonces que cuando se tengan la combinación J=0 y K=0 entonces se aplica el estado de
memoria.
Cuando se aplica que J=1 y K=0 se fija se ajusta el dato.
Cuando se J=0 y K=1 entonces se limpia en la salida.
Cuando J=1 y K= 1 se complementa en la salida a cero.

Nota:
a) Lean cuidadosamente las preguntas.
b) El tema de lectura que aparece en la plataforma puede ayudarle a la orientación, sin embargo,
están las bibliografías que hemos recomendado.

Éxitos…