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ESCUELA POLITECNICA NACIONAL FACULTAD DE ELECTRICA Y ELECTRONICA LABORATORIO DE SISTEMAS DIGITALES TEMA : FLIP FLOPS OBJETIVO : Entender el diseño

y÷ funcionamiento de multivibradores biestables, más conocidos como flip flops, así como su utilidad práctica. TRABAJO PREPARATORIO : 1. Consulte la distribución de pines y la tabla de funcionamiento de los circuitos integrados : 7476 , 74107, 74109, 74112. Esta información servirá para armar el circuito de esta práctica. Circuito integrado 7476 : Este circuito presenta dos J-K flip-flops independientes con pulso positive desencadenado con salidad complementarias. La información de J y K son procesadas por el flip-flop después de un pulso complete de reloj. Cuando el reloj está en bajo, el esclavo está aislado del dueño. En la transición positiva del reloj, la señal de J y K es transferida al maestro. Mientras el reloj esteem alto J y K están deshabilitadas. En la transición negativa del reloj, la información del maestro es transferida al esclavo. El estado lógico de las entradas J y K no debe cambiar mientras el reloj este en alto. La información es transferida a las salidas, en el flanco descendente del pulso de reloj. Un nivel lógico bajo en las entradas preset y clear sera estbalecer o reestablecer las salidas independientemente de los niveles lógicos de otras entradas. La fig 1 muestra la distribución de pines :

fig1i La fig 2 muestra la tabla de funcionamiento del integrado :

Fig 2ii

En la figura 3 se muestra la distribución de pines de un integrado 74107.Circuito integrado 74107: Este circuito integrado es un CMOS J-K flip-flop dual. La fig 5 muestra la distribución de pines del integrado : . la información de las entradas J y ̅ cumpliendo los requisistos de instalación se transfieren a las salidas en el curso de flanco positivo. K y CLEAR. J .̅ flip-flops de flanco positive provocado. El CLEAR es independiente del reloj y se lleva a cabo con un nivel lógico bajo en la entrada .Cuando el PRESET y CLEAR estan en nivel alto. y salidas Q y ̅ . Posee entradas independientes CLK. Un nivel bajo en el PRESET o CLEAR establece o reestablece las salidas independientemente de los niveles lógicos de otras entradas . fig3iii En la figura 4 se muestra la tabla de funcionamiento : fig4iv Ciruito integrado 74109 : Este dispositivo contiene dos J.

Considerando por tanto esa estabilidad se tiene en función de la tabla de verdad . Diseñar utilizando solamente compuertas NOR. un flip-flop SR asincrónico. puesto que mantendrá el dato cuanto tiempo se esté conectado a la fuente. ̅̅̅̅̅̅ 1 1 0 0 1 1 1 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 0 0 0 1 Mediante la tabla de Karnaugh : S RQ 00 0 1 1 01 1 11 1 1 10 1 Por tanto la función resulta ser : ̅ De la tabla se puede considerar que :   Cuando S=0 . R=0. sin importar el valor de sin importar el valor de .Fig5v La figura 6 muestra la tabla de funcionamiento : fig6vi 2. . Un circuito biestable (flip-flop) es una celda de memoria estática. R=1 . Cuando S=1.

Para evitar que se ingrese información no deseada asincrónico se colocan dos nand en las entradas S y R y una señal de reloj. las estado anterior Para almacenar información la entrada de reloj debe ser 1L. 3. Es decir que cuando la entrada del entradas S y R no influyen en la salida manteniendo su sin importar el valor de S o R o de la salida anterior. generando a la salida una inestabilidad. por lo cual se considera una condición prohibida. es la correspondiente Rt y la segunda entrada corresponde a St. . Este FF tiene entradas sincronizadas puesto que el intervalo de muestreo puede ser temporizado para que las entradas S y R sean las deseadas. si S=0 y R=0 la salida mantiene la información anterior .  Sin embargo cuando ambos son ceros S=0.  Cuando S=1.De esta forma estas dos condiciones son las que permiten ingresar el dato deseado. ya que no se sabe cual sera el estado final. en un FF SR se controla con reloj es 0L. con S=1 y R=0 la salida es . R=1. Diseñar utilizando solamente compuertas NAND un flip-flop SR sincrónico activado con señal de reloj CLK en estado alto y que tenga preset y clear. R=0 la respuesta de y no son complementarias. Diseño : La primera entrada que en la simulación se encuentra en 1L. por lo que las salidas son Q la primera y la segunda salida es la negada de Q. Función que permite almacenar el dato ingresado. . donde con S=0 y R=1 la salida =0.

CK 0 1 1 1 1 1 1 1 1 x 0 0 0 0 1 1 1 1 x 0 0 1 1 0 0 1 1 x 0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 1 ̅̅̅̅̅̅ ̅̅̅ 1 0 1 1 0 0 1 1 Almacena Dato Almacena Dato Ingresa Dato Condición Prohibida Diseño sin PRESET ni CLEAR : Diseño con PRESET y CLEAR : .

Este circuito tiene una sola entrada leogica y una entrada de reloj. Tipo D : Los flip-flopo tipo D son diseñados para evitar la condición prohibida que causa inestabilidad. Con el circuito integrado 7476. o un equivalente diseñar flip-flop tipo D y T.Diseño con Clock 555: 4. Para ello se usa un inversor con el fin de que las entradas S y R siempre sean el complement una de la otra. por lo cual la tabla de verdad se arma de acuerdo a : D 0 1 x Ck 1 1 0 0 1 .

datasheetcatalog.com/datasheets_pdf/7/4/7/6/7476.FLIP-FLOP TIPO T 5.com/datasheets_pdf/7/4/7/6/7476.shtml . i ii http://www. Con el circuito integrado 7476 o algún equivalente en cnfiguración flip-flop J-K diseñar un contador asincrónico modulo 17 ascendente. que incluya el circuito de borrado manual.datasheetcatalog.shtml http://www.

datasheetcatalog.html vhttp://www.com/datasheetpdf/view/23026/STMICROELECTRONICS/74107.com/datasheetpdf/view/23026/STMICROELECTRONICS/74107.alldatasheet.datasheetcatalog.net/es/datasheets_pdf/S/N/7/4/SN74109N.html iv http://pdf1.http://pdf1.sht ml vihttp://www.alldatasheet.sht ml iii .net/es/datasheets_pdf/S/N/7/4/SN74109N.