Instituto Tecnológico de Nuevo León

Practica #1 Compuerta AND

Desarrollar una compuerta lógica en VHDL y generar su simulación

Nombre: Julio Cesar Torres Vazquez Mat: Diseño Digital con VHDL
Fecha 14 de septiembre de 2021
Maestro: M.I. Armando Martínez Reyes

Teoría Practica # 1

• La misión más importante de un lenguaje de descripción HW es que sea capaz de

simular perfectamente el comportamiento lógico de un circuito sin que el
programador necesite imponer restricciones.

• La herramienta Xilinx-ISE (Integrated Software Environment) es una herramienta de

diseño de circuitos profesional que nos va a permitir, entre otras funciones, la
realización de esquemáticos y su posterior simulación, así como finalmente la
síntesis en un FPGA.

Objetivo.
• Crear el proyecto en ISE Design Suite

• Utilizar la lógica combinacional para desarrollar una compuerta lógica en VHDL

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 • Simulación de la aplicación

Equipo y materiales necesarios:

• Equipo de cómputo con Windows versión 8 o 10

• Software ISE Design Suite 14.7

Procedimiento:
Pasos a seguir y desarrollo de la práctica, elaborar Reporte, imágenes y link de video de
evidencia lo cual es requerido.

1. En nuestro equipo de cómputo ejecutamos el software de ISE Design Suite 14.7

2. Una vez abierto en la ventana principal seguimos la siguiente ruta File>New

Project...

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 3. Nos abrirá una ventana que es el wizard para crear el workspace de nuestro
proyecto. Nos pide:
• Nombre: Nombre que tendrá la carpeta donde ese almacenará el
workspace, hay que tener en cuenta que no debe tener caracteres especiales
ni acentos, no debe empezar con un número y te recomiendo no usar
espacios sino guiones bajos.
• Ruta: La ruta donde se almacenará el proyecto, no debe tener ningún
carácter especial, las carpetas NO deben contener acentos ni espacios.
• Tipo de fuente: HDL

Una vez terminado damos clic en Next.

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 4. En la siguiente ventana nos pide las especificaciones acerca de la tarjeta de
desarrollo en este caso para una Amiba 2.

• Vaciamos estos datos en los siguientes campos. Al finalizar damos clic en Next

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 5. A continuación, nos mostrara un resumen. Damos clic en Finish.

6. Del lado izquierdo tenemos la zona de diseño, el workspace y abajo, el dispositivo

que estoy utilizando. Vamos a crear nuestro archivo en un módulo VHDL, doy click
en “New Source”

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 7. Selecciono “VHDL Module” y le damos un nombre al archivo y la ubicación debe ser
la misma que seleccionamos en un inicio. Damos clic en Next.

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 8. A continuación, en la ventana le damos un nombre a la arquitectura, también
agregamos los puertos y definimos si son entradas o salidas. Damos clic en Next.

9. Aparecerá un resumen de los datos vaciados, si todo esta correcto. Damos clic en
Finish.

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 10. Completado estos pasos nos aparecerá en la ventana principal el código, dentro de
esta lo único que agregamos es el funcionamiento, Después del begin agregamos la
instrucción de la compuerta AND.

11. Después guardamos los cambios hechos en nuestro código.

12. Damos clic en Implementation>CompuertaAND>Sinthezise – XST(doble clic) . Por

último, si todo esta correcto a un costado aparecerá una flecha verde.

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 13. A continuación, se realizará la simulación en la parte superior izquierda damos clic
en Simulation>CompuertaAND>ISim Simulator>Behavioral Check Syntax(doble
clic)>Simulated Behavioral Model(doble clic).

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 14. A continuación, saldrá la siguiente pantalla del simulador.

15. Lo primero es reiniciar la simulación dando clic en el botón Restart.

16. Después agregamos valor a la constante. Dando clic izquierdo sobre U en la contante
a>Force Contant dentro de esta ventana en Force to value damos un valor de 0, para
ambas constantes el proceso es el mismo solo a y b.

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 17. A continuación, se procede a ejecutar la simulación por un tiempo definido de 1µs.

18. Al hacer clic nos aparecerá un diagrama de tiempo en el cual podremos apreciar los
estados en los que permanecieron las contantes.

Si a=0 y b=0 la salida deberá ser c=0, por lo cual cumple como compuerta AND

19. Ahora a las contantes les agregaremos comportamiento de reloj.

Para la constante “a”

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Ing. Armando Martínez Reyes. Page 12
Para la constante “b”

20. A continuación, se procede a ejecutar la simulación por un tiempo definido de 1µs.

Reporte

Aparecerá el diagrama de tiempo con ambas contantes a y b con comportamientos de reloj,

a partir de aquí se puede hacer el análisis de nuestra compuerta AND contra la tabla de la
verdad.

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 a b c
0 0 0

a b c
1 0 0

a b c
0 1 0

a b c
1 1 1

Comprobación en Logisim. Diagrama combinacional y tabla de verdad.

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Link de video de evidencia

https://youtu.be/k0ug8kNdghU

Conclusiones y referencias

La presente practica planteo como objetivo el conocer el software de ISE Desing Suite para
describir el hardware en lenguaje VHDL, también el conocer su interfaz, librerías,
arquitectura etc. y el cómo simular el código

El uso de VHDL no sólo es importante en la industria, sino también para la enseñanza ya

que provee una forma legible y estándar de especificar y describir sistemas digitales.

Referencias

intescmx. (2014). Primer proyecto en ISE Design Suite. septiembre 10, 2021, de intescmx Sitio web:
https://youtu.be/8N117AErglQ

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