Práctica #1.

Compuertas y Multiplexores con VHDL

Objetivos: • • Familiarizarse con el programa Galaxy para la creación de proyectos. Obtener las bases necesarias del lenguaje VHDL para la programación de sistemas digitales. Familiarizarse con el programa Active-HDL Sim para la simulación de sistemas digitales. Aplicar los conocimientos teóricos de Arquitectura de computadoras

Esta guía los llevará paso a paso en la creación de proyectos en VHDL, así como en la simulación del sistema digital.

Para la creación y simulación de sistemas digitales utilizaremos el programa Galaxy. El primer paso es crear el proyecto en el cual realizaremos el diseño en VHDL. Esto se muestra en las figuras 1 y 2.

Figura 1. Creación de nuevo proyecto con Galaxy

Figura 2. Nuevo proyecto con Galaxy (2).

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Dr. Marco Aceves, PhD

Marco Aceves. se seleccionará el nombre de la librería. por lo que se usará éste). Nota importante: es necesario que al grabar su archivo de texto se ponga manualmente la extensión vhd. seleccione “add files” en el menú Project. Figura 3. el nombre del proyecto y el tipo (VHDL es más completo que Verilog. como lo muestra en la figura 4. debido a que se pretende programar un dispositivo GAL se seleccionara “Project [Target – Library] “ En el siguiente cuadro de diálogo. Compuertas y Multiplexores con VHDL En este caso. Sin embargo. El cuadro de diálogo de la información del proyecto se muestra en la figura 3. PhD . de otra forma no podrá ser agregado al proyecto.Práctica #1. Para agregar archivos vhd al proyecto recién creado. Información del proyecto VHDL en Galaxy Para iniciar a trabajar con VHDL simplemente es necesario agregar un archivo de texto usando el mismo procedimiento anteriormente mencionado. en lugar de seleccionar “Project” se seleccionará “text file”. 2 Dr.

Compuertas y Multiplexores con VHDL Figura 4. Archivo VHDL agrega al proyecto. ENTITY Compuerta_OR IS PORT (a. el siguiente paso es compilarlo. Marco Aceves. END algoritmica. En la siguiente figura (Figura 5. use ieee. END Compuerta_OR. b : IN std_logic. Una vez terminado su programa en VHDL. library ieee. ARCHITECTURE algoritmica OF Compuerta_OR IS BEGIN x <= a OR b. 3 Dr.std_logic_1164.Práctica #1. se muestra cómo compilarlo.all. a continuación se muestra una compuerta OR programada en VHDL. Como ejemplo. PhD . x : OUT std_logic).

Una vez que tanto el diseño como la compilación son correctas. Compilación de un programa en VHDL. PhD . Compuertas y Multiplexores con VHDL Figura 5. el siguiente paso es la simulación del programa VHD. Marco Aceves. 4 Dr. Para la simulación se utilizará el programa “Active-HDL Sim”. Una ves abierto el programa para simulación se tiene que abrir el archivo VHD.Práctica #1. como lo muestra la figura 5. como lo muestra la figura 6. En la pestaña de “Compiler” aparecerán los errores en caso de haberlos.

A continuación se necesitará definir el comportamiento de las entradas para poder simular la salida(s). Marco Aceves. 5 Dr. PhD . Para esto se selecciona “add signals” del menú “waveform”. Active-HDL Sim. En el siguiente cuadro de diálogo. Figura 7. se seleccionarán todas las entradas y salidas como se muestra en la figura 7. A este comportamiento se le llama “stimulus”. Lo siguiente es agregar las señales de entrada y salida que se requieren simular.Práctica #1. Compuertas y Multiplexores con VHDL FIgura 6. Señales por se agregadas en Active-HDL Sim.

seleccionar “stimulators”.Práctica #1. Creación de “Stimulus” para las señales de entrada. 6 Dr. PhD . Figura 8. En este ejemplo la frecuencia de la señal “a” es de 1MHz y la de la señal “b” es de 10MHz (Se pueden utilizar KHz y Hz). Marco Aceves. Esto se muestra en la Figura 8. Es recomendable utilizar para estos ejercicios el tipo de simulador reloj. La creación de los “stimulus” se muestra en la Figura 9. Compuertas y Multiplexores con VHDL Seleccionar las entradas y con click derecho.

Práctica #1. Marco Aceves. Por último. Ejemplo de “stimulators” de una compuerta OR. Figura 10. Compuertas y Multiplexores con VHDL Figura 9. iniciará la simulación oprimiendo el botón que se muestra en la figura 10. Inicio de la simulación y observabilidad de la salida “x” para una compuerta OR 7 Dr. PhD .

El multiplexor funcionará de la manera siguiente: a. PhD . El siguiente código muestra un comparador de 2 bits en el cual si a y b son iguales el resultado de C es verdadero. de lo contrario arrojará falso. c y d serán de 2 bits cada una. lo mismo que la salida y Existirá una señal de selección sel de 2 bits de tal forma que si 8 Dr. Inicio de la simulación y observabilidad de la salida “x” para una compuerta AND El siguiente paso es hacer algo ligeramente más complejo más relacionado con la materia arquitectura de computadoras: un multiplexor. Basado en dicho código. desarrolle un multiplexor como lo muestra la figura 12 Figura 12. Compuertas y Multiplexores con VHDL Figura 11. Marco Aceves. b. Diagrama de un Multiplexor se 4 entradas de 2 bits cada una.Práctica #1.

NOT. en formato . 3) Diseñar y simular en VHDL un multiplexor de 4 entradas y 2 bits cada una. NAND y XOR en diferentes archivos (si es posible proyectos). Compuertas y Multiplexores con VHDL sel = 00 sel = 01 sel = 10 sel = 11 y=a y=b y=c y=a Lo anterior da una guía paso a paso de cómo diseñar un sistema digital en VHDL. El reporte deberá ser enviado por e-mail en la fecha que se indique. Marco Aceves. los resultados y las conclusiones de la misma de manera individual. AND.doc (de compatibilidad 2003) o pdf.Práctica #1. AND. están listos para su siguiente práctica. PhD . NOT. NAND y XOR). La realización de esta práctica es por equipos. y deberá de ser documentada el diseño. incluidas en el mismo reporte. Habiendo terminado su guía. Su práctica consiste en lo siguiente: 1) Diseñar la lógica en VHDL de las siguientes compuertas: OR (ya fue mostrada). 2) Comprobar mediante simulación el diseño para dichas compuertas (OR. 9 Dr. la simulación.

Compuertas y Multiplexores con VHDL La calificación para esta práctica se dará de la siguiente manera: Objetivo e Introducción Diseño de las compuertas en VHDL Simulación de las compuertas en Active-HDL Sim Explicación de la simulación Diseño del multiplexor Simulación y explicación de dicha lógica Conclusiones de su práctica Archivos completos 10% 15% 15% 10% 20% 20% 10% 0% (pero deben de ser enviados) La práctica deberá de ser enviada por mail en la fecha acordada.Práctica #1. Marco Aceves. no se admitirán prácticas 10 Dr. rpt y de proyecto deberán de ser compactados (zip o rar sin contraseña) y enviados por mail al igual que su reporte. PhD . El retraso de la entrega de su práctica demeritará en un 15% del total por día. Después de 3 días de retraso. Los archivos utilizados vhd.

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