Laboratorio 1

Circuitos Combinacionales

Alumnos:
- Guillermo Fierro Herrera
- Said Fuentes Calabrano

N° de Grupo:

Profesor: Ricardo Finger C..

Auxiliar: Ariel Nuñez Lobos

Fecha: XX de —-- de 2023.

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Santiago, Chile.
Índice:
I.-Introducción: 1
II.- Materiales y Metodología: 2
IV.- Resultados: 3
V.- Análisis de Resultados: 4
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I.-Introducción:
Los temas a tratar en este laboratorio son entender y comprender los circuitos
combinacionales, además de algunos parámetros físicos asociados a ellos que resultan
relevantes a la hora de llevarlos a la práctica. Para ello se realiza un enfoque en estudiar los
fundamentos de un sumador de 1 bit construido a partir de compuertas lógicas, para continuar
con un sumador de 8 bits, pero simulado a través de un programa llamado SimulIDE.

II.- Materiales y Metodología:

los materiales implementados en este laboratorio son:
1. una Protoboard:
2. Circuitos Integrados Combinacionales de la Familia 74: NOT (04), AND (08,11) y
OR(32).
3. Datasheets de los circuitos integrados mencionados anteriormente.
4. Cable Analizador Lógico
5. LEDs y resistencias entre 300[Ω] y 1 [kΩ].
6. Fuente de poder, Generador de funciones y Osciloscopio.
7. Software SimulIDE 0.4.15
Metodología:
Parte 1: Primero se comienza por plantear un circuito lógico; el cual corresponde a un
sumador de un bit. Luego se comprueba que todos los elementos combinacionales y cables
estén listos para que sean usados, con ello se hace referencia a que estén con las puntas
expuestas en el caso de los cables y que haya una cantidad suficiente (de ambos) para
construir el circuito propuesto en la actividad. Después de haber construido el circuito, se
conecta una resistencia de 220… en serie con un Led en cada salida de los terminales S y 𝐶𝑜𝑢𝑡

. Una vez hecho esto se verificó la tabla de verdad y seguido un Ayudante del Laboratorio
hará uso del analizador lógico para asegurar que los resultados hayan sido medidos
correctamente.
Teniendo el circuito verificado y listo para ser usado, se realiza un cálculo teórico del retardo
que existe al variar las entradas del circuito lógico. Para ello se variará una entrada de forma
arbitraria y de acuerdo a la cantidad de compuertas lógicas que varían su resultado, se
calculará el retardo asociado a las compuertas ‘and’ y ‘or’, teniendo en consideración la lo
estipulado en los datasheets respectivos. Finalizando esta parte se hará un cálculo
experimental del retardo estudiado anteriormente, el instrumento usado aquí será el
osciloscopio.
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Parte 2: De manera primordial, se da inicio a esta parte estando familiarizado con el

simulador de circuitos lógicos ‘SimulIDE’, en el cual, de forma seguida, se implementa un
sumador de 1 bit correspondiente al desarrollado en la primera parte de esta experiencia. Esto
último da cabida a simular un sumador de 8 bits de 16 entradas que representan sus
respectivos valores de entrada y salida (incluyendo Carry bits); de tal modo de verificar el
funcionamiento del sistema a través del cumplimiento de las tablas de verdad asociadas a
cada sumador individual.
Una vez realizado lo anterior, corresponde identificar los casos de Overflow, con la finalidad
de implementar una sistema que incorpore una solución del error a través de saturación,
donde adicionalmente, se explica la parcialidad o totalidad del sistema resolutivo.
Finalmente, se identifica la condición que ocasiona el mayor retraso en la señal de salida y se
estima su retardo de manera análoga a como se explica en la primera parte.
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IV.- Resultados:
Parte 1:
a) En la Figura 1 siguiente se aprecia el esquema del circuito combinacional que
describe un sumador y a continuación; en la Ecuación 1, de este la función Booleana
asociada a este:

Ecuación 1: Funciones Booleanas de la salida y acarreo del sumador de 1 bit.

b) En la Figura 2 siguiente se demuestra la implementación física del circuito
combinacional construido a partir de la Ecuación 1.
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Figura 2: Circuito combinacional físico de un sumador.

c) En la Tabla 1 a continuación; se registran los resultados de operar el circuito
combinacional de la Figura 2:

A B C_in S C_out

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1
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1 1 0 0 1

1 1 1 1 1
Tabla 1: Registro de los resultados del circuito de la Figura 2.

d) En la Figura 3 a continuación se aprecia el camino tomado para realizar el cálculo

teórico. En donde se consideró una transición de entradas A = 1, B = 0 y 𝐶𝑖𝑛= 1 a A =

1, B = 1 y 𝐶𝑖𝑛= 1. El valor de la salida tiene una transición de low a high, cuando se

cambia B de 0 a 1 lógico, siendo las compuertas marcadas de color verde las que
cambiaron su valor.

Figura 3: Propagación del bit variado con los demás fijos, utilizado para medir el retardo.
Entonces, considerando los valores nominales de retardo de la compuertas ‘and’ y
‘or’ son 10 y 14 [nS], estipulados en los respectivos Datasheets; el retardo total en la
transición resulta teóricamente 48 [nS].

e) El retardo experimental en el caso de transición de salida High a Low y Low a High

es de 15 [nS].
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Parte2:
a) En la Figura 4 siguiente se ilustra el sumador de 1 bits basado a partir del circuito
combinacional de la parte 1, pero usando el simulador SimulIDE.

b) En la Figura 5 que sigue, se ilustra el sumador de 8 bits, construido a partir del

sumador de 1 bit.

c) Las circunstancias en que se genera overflow son aquellas en que la suma de 2

números binarios escritos en formatos de 8 bits superan este valor y pasan a 9 bits,
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algunos ejemplos son: 111111112 + 000000012 𝑜 11111101 + 000000112 entre

otros más.
La Figura 6, muestra el sistema de saturación implementado cómo solución al
Overflow. el cual consiste en incorporar conexiones de OR entre el 𝐶𝑜𝑢𝑡 del 8vo bit y

cada salida de sumador.

d) Las condiciones necesarias para generar el mayor retardo son aquellas que
permitan una mayor propagación de un bit, generando un cambio en una cantidad
significativa de compuertas lógicas a comparación de otras configuraciones. Estas
condiciones son sumar un bit de 111111112 + 000000012, este retardo corresponde

a 192[ns] si se mide en un sistema sin saturación y 206 [ns] en caso contrario.

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V.- Análisis de Resultados:

En relación a la primera parte, de manera inmediata es posible mencionar que, en a) se
disponen las entradas a, b y 𝐶𝑖𝑛 de manera vertical a nivel transversal del circuito; de esta

forma, se facilita la ramificación de estas y con ello conseguir la implementación del sistema
deseado. Cabe mencionar que la forma con la que se traducen las funciones algebraicas al
circuito es a través de las compuertas lógicas, en particular, las llamadas ‘and’, ‘or’ y ‘not’,
donde la primera va asociada a la multiplicación, la segunda a la suma y la tercera
simplemente a la negación de la señal de entrada respectiva. Con este razonamiento se
desprende claramente que la cantidad de compuertas ‘and’, ´or’ y ‘not’ deben ser 11, 5 y 6
respectivamente, debido a la cantidad de operaciones que guardan relación entre sí y que
suman en la culminación de la función que describe la señal de salida.
Continuando con el siguiente resultado; en b), la implementación del sistema está
determinada por los integrados (‘and’, ‘or’ y ‘not’); en donde las cantidades necesarias para
su funcionamiento son 3, 2 y 1 respectivamente. Estos estan distribuidos en la protoboard
para establecer las condiciones. Adicionalmente, es de suma relevancia el orden y la
esquematización del circuito para poder sortear las complicaciones que puedan estar
relacionadas a realizar malas conexiones entre los componentes, esto último es mencionado
pues se torna complejo en cierta medida manipular los integrados y demás componentes en el
sumador, esto raíz de las dimensiones de la protoboard, y los diferentes componentes que
conforman el circuito final.
En c), se distingue claramente que las señales provistas por las entradas ‘A’ y ‘B’ generan
señales de salida coincidentes a la de un sumador de un 1 bit, que era precisamente lo
deseado. Por lo tanto, en este punto se comprueba empíricamente y felizmente el
funcionamiento del circuito diseñado teóricamente en a).
En d), inicialmente es posible notar que en virtud de la transición escogida las compuertas
que modificaron su resultado lógico (de 0 a 1), fueron 1‘and’ y 2‘or’; por lo tanto, el retardo
contribuido por las primeras es de 20 [nS] y el asociado a las compuertas ‘or’ es de 28 [nS],
por lo que se explica que el retardo teórico total es 48 [nS].

Finalizando la primera parte, en e) es posible percatarse rápidamente de la diferencia entre el

resultado teórico de 48[ns]; y el experimental, de 15[nS]. Atribuimos este error netamente al
fallo humano, debido que no sería lógico que los Datasheet tuviesen mal sus mediciones, al
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punto de resultarnos en un error de magnitud casi el doble y más. Se supone un error en la

medición, registrada con el osciloscopio, y la inexperiencia manipulando estos instrumentos.
Por otro lado, referente a la segunda parte de la experiencia, en a) se comprueba nuevamente
el funcionamiento teórico del sumador diseñado previamente; sin embargo, esta vez de la
mano del simulador virtual ‘SimulIDE’; es decir, a este nivel, ya existe un respaldo tanto
teórico como experimental del sistema diseñado, lo cual arroja percepciones satisfactorias del
trabajo realizado en el área de diseño e implementación de lo ejecutado en el laboratorio.

En c), resulta pertinente mencionar que el modelo del sumador de 8 bits simulado presenta un
problema a nivel físico; pues, sabiendo que existen casos de Overflow, lo que ocurre es que
en dichos casos la cantidad de bits aumenta a 9; sin embargo, la salida global del sumador es
de 8 bits, por lo que el resultado obtenido es000000002, lo que representa un inconveniente

no menor en cuanto a la representación del resultado exacto de la suma; en otras palabras, el

sumador de 8 bits no funciona correctamente en los casos de Overflow. En este aspecto, si
bien a priori no se pueden representar valores de 9 bits cuando se disponen 8, lo que se hace
para contrarrestar el efecto de Overflow es usar saturación en el circuito, como se describe
previamente, con la finalidad de aproximar la salida del sumador a 111111112, el mayor

resultado físicamente posible por el sistema; de modo que la diferencia del valor exacto de la
suma con respecto al entregado por el circuito sea la menor posible, y no la mayor existente,
que es precisamente lo que ocurre en el sistema sin saturación. Por lo tanto, se dice que el
método empleado minimiza considerablemente los casos de error en el sumador de 8 bits en
efectos de precisión.

Finalmente, en d) el lograr determinar las condiciones para encontrar el mayor retardo, fue
complejo en un principio, debido a la cantidad de casos que se pueden encontrar
(exactamente 2^16 sumas diferentes que se pueden realizar en el sumador de 8 bits), sin
embargo, es posible notar que la condición principal para un retardo mayor es que se
propaguen cambios de voltajes en el mayor número de compuertas lógicas. Y por esto es
necesario que exista un valor “𝐶𝑜𝑢𝑡” que siempre se propague al siguiente bit, de esta forma la

operación no se detendrá hasta que se alcance a realizar la operación del 8vo bit. Y algunos
de estos ejemplos corresponden a 111111112 + 000000012, que se propagara un “𝐶𝑜𝑢𝑡” por

todo el circuito, cambiando los valores de las salidas que se encontraran el 1 cuando este
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llegue y dejándolos en 0 cuando el bit “pase” al siguiente bit del resultado y vuelva a realizar
esta operación.

VI.- Conclusiones:
Es posible aseverar que los principales aprendizajes de este laboratorio:
● Implementar circuitos combinacionales de forma física y con ello comprender sus
condiciones y parámetros físicos.
● Aprender a utilizar diferentes materiales fundamentales para realizar estos
laboratorios, como la protoboard, y el saber configurar circuitos en simuladores como
el SimulIDE.
Ya que, gracias a la construcción tanto simulada como física del sumador de 1 bit y de 8 bits,
se verifica que fue posible comprender la lógica y los fundamentos en la elaboración de un
circuito, a esto dan cuenta las pruebas de componentes, simulaciones y circuitos que fallaban
antes del resultado final, lo que llevaba a tener más conciencia del comportamiento de lo que
ocurría entre y en los componentes. Inclusive gracias a los cálculos teóricos de los retardos de
los circuitos fue posible interiorizar la propagación de las señales dentro de los circuitos, algo
que se ignoraba completamente antes de este informe. Los errores cometidos en algunas
mediciones fueron un claro ejemplo de a pesar de haber conseguido los resultados esperados
en el sumador, dadas las diferentes configuraciones de las entradas, aun así, no fue posible
absolverse de ellos, esto deja una enseñanza muy importante para los futuros laboratorios,
que a pesar de realizar el circuito como corresponde físicamente, es necesario comprender
cada componente a detalle y valorar la información entregada por los Datasheets.