UNIVERSIDAD NAVIONAL MAYOR DE SAN MARCOS

(Universidad del Perú, DECANA DE AMÉRICA)

FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

CURSO:

“CIRCUITOS DIGITALES”

SECCIÓN:

G2

DOCENTE:

ALARCÓN MATUTTI RUBEN VIRGILIO

ALUMNO:

REBOLLAR JUMBO KEVIN JORGE

CÓDIGO:

21190097

TRABAJO PRÁCTICO N° 6
PREGUNTA 1.

Diseñar un indicador de presentación visual MULTIPLEXADO de 4 números en código BCD

natural. Es decir 4 displays y un solo decodificador a 7 segmentos.

Para la simulación en el DSCH considere el caso de mostrar en los displays el año actual: 2023.
Configure de forma automática las entradas y combinaciones necesarias.

Tabla de verdad para cada número BCD a 7 segmentos.

salida de
BCD segmentos
A B C D a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1
10 1 0 1 0 X X X X X X X
11 1 0 1 1 X X X X X X X
12 1 1 0 0 X X X X X X X
13 1 1 0 1 X X X X X X X
14 1 1 1 0 X X X X X X X
15 1 1 1 1 X X X X X X X
Para el segmento a:

𝑎 = 𝐵′ 𝐷 ′ + 𝐵𝐷 + 𝐴 + 𝐶

Para el segmento b:

𝑏 = 𝐵′ + 𝐶𝐷 + 𝐶′𝐷′
Para el segmento c:

𝑐 = 𝐵 + 𝐷 + 𝐶′

Para el segmento d:

𝑑 = 𝐵′ 𝐷 ′ + 𝐴′ 𝐵′ 𝐶 + 𝐶𝐷 ′ + 𝐴 + 𝐵𝐶′𝐷
Para el segmento e:

𝑒 = 𝐵′ 𝐷 ′ + 𝐶𝐷′

Para el segmento f:

𝑓 = 𝐴 + 𝐵𝐷 ′ + 𝐵𝐶 ′ + 𝐶′𝐷′
Para el segmento g:

𝑔 = 𝐴 + 𝐵𝐶 ′ + 𝐵′ 𝐶 + 𝐶𝐷′

Construimos el decodificador BCD a 7 segmentos en DSCH, para luego encapsularlo.

Ahora implementamos el circuito final con los 4 display y un decodificador a 7 segmentos.

Iniciamos simulación para que nos muestre 2023

PREGUNTA 2.

Diseñar la función f, usando el bloque lógico mostrado y la variable 𝐴1

𝑓 = 𝐴2 ̅̅̅
𝐴3 + 𝐴1 𝐴3 + ̅̅̅
𝐴2 𝐴3

Primero veamos la función f, mapa de Karnaugh

𝑓 = ∑𝑚(1,2,5,6,7)

Las ecuaciones del multiplexor de 2 a 1 es:

𝑍 = 𝐴 ∙ 𝑆′ + 𝐵 ∙ 𝑆
Usamos teorema de la expansión

𝑓 = 𝐴2 ̅̅̅
𝐴3 + 𝐴1 𝐴3 + ̅̅̅
𝐴2 𝐴3

𝑓 = 𝐴1 ∙ 𝑓(𝐴1 = 1) + ̅̅̅
𝐴1 ∙ 𝑓(𝐴1 = 0)

𝑓 = 𝐴1 ∙ (𝐴2 ̅̅̅
𝐴3 + 𝐴3 + ̅̅̅
𝐴2 𝐴3 ) + ̅̅̅
𝐴1 ∙ (𝐴2 ̅̅̅
𝐴3 + ̅̅̅
𝐴2 𝐴3 )

𝑓 = 𝐴1 ∙ (𝐴2 + 𝐴3 ) + ̅̅̅
𝐴1 ∙ (𝐴2 ̅̅̅
𝐴3 + ̅̅̅
𝐴2 𝐴3 )

𝑓 = ̅̅̅
𝐴1 ∙ (𝐴2 ̅̅̅
𝐴3 + ̅̅̅
𝐴2 𝐴3 ) + 𝐴1 ∙ (𝐴2 + 𝐴3 )
Usaremos el mux de 2 a 1 y compuerta OR en DSCH:
Diseñamos el circuito pedido:

COMPROBAMOS:

Mintermino 1: A1 = 0, A2 = 0, A3 = 1. f = 1

Mintermino 3: A1 = 0, A2 = 1, A3 = 1. f = 0
Mintermino 7: A1 = 1, A2 = 1, A3 = 1. f = 1

PREGUNTA 3.
Un edificio tiene un depósito de agua para suministrar a los diferentes pisos inferiores, el
depósito es alimentado por una electrobomba B cuyo control ON/OFF debe ser totalmente
automático. Se instalan dos sensores de agua en el depósito, uno de nivel máximo M y otro de
nivel mínimo N. Cuando el nivel del agua alcanza M, la electrobomba se detiene. Cuando el
agua no alcanza el sensor N, la electrobomba se pone en marcha. Para cualquier otra
condición se debe parar la electrobomba B.

Diseñe el circuito realimentado secuencial ASÍNCRONO (sin señal de reloj) que realiza el
control de la electrobomba B, teniendo como entradas M y N.

Grafique su diagrama FSM respectivo.

Cuando M = 1 entonces B = 0, cuando N = 0 entonces B = 1, para otro caso B = 0.

M N Bo B
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 0

Mapa de Karnaught :

𝐵 = 𝑀′ 𝑁 ′ + 𝑀′ 𝐵𝑜
𝐵 = 𝑀′ (𝑁 ′ + 𝐵𝑜)
Diseño del circuito:

Simulación:

Ningún sensor activo, la electrobomba está en marcha.

Sensor M activo, la electrobomba se detiene

Sensor N activo, la electrobomba está en marcha.

PREGUNTA 4.

Se dispone, desde fábrica, un circuito integrado ROM cuya dimensión es 1024 x 8 bits, pero se
necesita usarla como una ROM de 8192 x 1 bits. Diseñar en detalle lo requerido añadiendo
algún componente simple.

Para la simulación considere el diseño de una función cualquiera pero de capacidad reducida
en la ROM de fábrica (por ejemplo 8 x 2 bits, un FA de 1 bit).

Solución:

Circuito ROM 1024 x 8:

Número de entradas = 10; 210 = 1024

Número de salidas = 8

Circuito ROM 8192 x 1:

Número de entradas = 13; 213 = 8192

Número de salidas = 1

Usaremos un multiplexor de 8 a 1 con 3 entradas de selección, para el diseño.

Simulación:

Sean las funciones:

𝐹1 = 𝐴 + 𝐵
𝐹2 = 𝐴⨁𝐵
Haremos el diseño con un multiplexor de 2 a 1, el control (S) es para activar algunas de las dos
funciones.

𝐹 = (𝐴 + 𝐵) ∙ 𝑆′ + (𝐴⨁𝐵) ∙ 𝑆

Para obtener las salidas de la F1 el control (S) = 0

Para obtener las salidas de la F2 el control (S) = 1