UNIVERSIDAD AUTÓNOMA

DE
SAN LUIS POTOSÍ
UNIDAD ACADÉMICA MULTIDISCIPLINARIA ZONA MEDIA

SISTEMAS EMBEBIDOS

DIVISOR
DE
FRECUENCIA
TAREA 3

PROFESOR: JOSÉ JIMMY JAIME RODRÍGUEZ

ALUMNA: RUBI MELISSA TREJO GARCIA

FECHA DE ENTREGA: 21/03/2023
INTRODUCCION
Divisor de frecuencia
Se dice divisor de frecuencia un circuito que recibe en entrada una señal de una frecuencia
determinada f y da una señal de salida de frecuencia f/n donde n es un número entero. La
necesidad de un divisor de frecuencia, ya que tiene tanto con una y la misma señal de clock
debe conducir circuitos en diferentes frecuencias, y porque es más fácil para estabilizar por
medio de un circuito en el cuarzo un circuito dado a una tasa superior y luego obtener una
frecuencia más baja, que también se estabilizado, aunque no es un cristal de cuarzo a la
frecuencia deseada.

Conectando en cascada múltiples flip flops de tipo T se puede obtener divisores de

frecuencia múltiplos de 2 de acuerdo con la siguiente fórmula:

fn = f / 2n
DESARROLLO

I. Iniciaremos la practica creando un nuevo proyecto y agregando una nueva

fuente.
II. Como siguiente punto crearemos la entidad, con dos entradas tipo STD_LOGIC
y una salida del tipo STD_LOGIC_VECTOR que es donde obtendremos la
salida que va al osciloscopio. Como una entrada y salida adicional tendremos
los LED para mostrar todas las salidas de frecuencia al mismo tiempo.

III. Una vez creada la entidad, crearemos 6 señales entre la arquitectura y el inicio,
haciendo uso de los rangos definidos para cada frecuencia por individual.

El periodo está relaciona de forma inversa con la frecuencia, y además en el tema de las
FGAs, cada una de ellas tiene su frecuencia determinada de trabajo de la tarjeta. En este
caso sabemos que el periodo de trabajo de la placa Nexys 3 Spartan-6 es de 10ns o lo que
es lo mismo 100MHz
Una vez conocido este dato, podremos realizar nuestro cometido. Lo podremos realizar
utilizando los datos del periodo a partir de la siguiente fórmula:

El procedimiento que se ha hecho en este caso es que se ha buscado que el periodo de la

señal sea 16 veces el periodo que tiene el reloj interno de la FPGA. Por lo tanto, para el
cálculo hay que basarse en la fórmula anterior.
IV. Una vez obtenidos los cálculos seguimos con la programación, en donde
abriremos un proceso, en donde clk y rst no son constantes.
V. Comenzando con la primer condicional que resetea
todas las variables en caso rst ser igual a cero.
VI. En caso de no ser así se abre otra sentencia if en la que al detectarse un flanco de
subida se ejecutara un código

Este código nos indica que al momento en que el contador de 100 Hz sea igual a
999_999 cambie la señal con la compuerta not, después de eso la cuenta se
reinicia, de no ser así solo incrementara el conteo hasta cumplir la condición.
Este código se cumplirá igual para cada caso, la única variable que cambiara
será el limite del contador.

VII. Concluimos con el proceso y nos aseguramos de cerrar todos los if.
VIII. Finalmente sacamos las salidas correspondientes.
SIMULACION Y RESULTADOS.

*SIMULACION FISICA EN VIDEOS

https://drive.google.com/drive/folders/
1CboBLsvyhHLS5A1JAPPiPJyvIF2tzx8J?usp=share_link

CONCLUSIÓN
Con cada practica que hacemos aprendemos nuevas formas de usar el FPGA, que hasta
ahora no parecen finitas, es muy interesante aprender a usar el divisor de frecuencias, sobre
todo pensar en que se puede implementar, en esta caso usamos la salida al osciloscopio.

BIBLIOGRAFÍA
 https://sites.google.com/site/logicaprogramable/calculadoras/fpga/digilent---nexys-
3-spartan-6-fpga-board