Diseño Digital: Fundamentos de Sistemas Digitales

INGENIERÍA ELECTRÓNICA.
DISEÑO DIGITAL
INGENIERÍA ELECTRÓNICA
APUNTES: Diseño Digital
Anselmo Ramírez González

Ing. Ind. en Electrónica
I.T. de San Luis Potosí
anselmo.ramirez@itcelaya.edu.mx
Ing. Anselmo Ramírez González 1

mcfs y vuo
INGENIERÍA ELECTRÓNICA. DISEÑO DIGITAL
DISEÑO DIGITAL
UNIDAD I.- Algebra booleana, compuertas y familias lógicas
1.1 Fundamentos de los sistemas digitales.

1.2 Compuertas digitales, familias lógicas y PLD’s.
1.2.1 Compuertas Lógicas
1.2.2 Familias lógicas
1.2.3 Desarrollo y Estructura Básica de los PLD’s
1.3 Álgebra booleana
1.3.1 Postulados y Teoremas Booleanos
1.3.2 Simplificación de Funciones
UNIDAD II.- Lógico Combinacional
2.1 Minitérminos y maxitérminos.

2.1.1 Implementación de Funciones por NAND’s y NOR’s
2.1.2 Diferentes Formas de las Funciones Booleanas
2.2 Minimización de funciones.
2.2.1 Minimización por Mapas de Karnaugh
2.2.2 Minimización por métodos Computacionales
2.3 Implementación de circuitos combinacionales con SSI.
2.3.1 Diseño Combinacional en SSI
UNIDAD III.- Lógica Secuencial Síncrona
3.1 Fundamentos de elementos secuenciales.

3.1.1 Flip-Flops NAND
3.1.2 Flip Flop NOR
3.1.3 Flip Flop S-C, J-K y D.
3.1.4 Aplicaciones FF y registros.
3.1.5 Análisis de circuitos secuenciales síncronos
3.1.5.1 Contadores Síncronos
3.1.5.2 Descripción de contadores
3.1.5.3 Síncronos mediante VHDL.
3.2 Diseño de circuitos secuenciales síncronos
3.2.1 Metodologías de diseño.
3.2.2 Diseño de un contadores mediante VHDL
OBJETIVO GENERAL DEL CURSO

Conocer, comprender, analizar, diseñar y simular circuitos digitales básicos
como circuitos lógicos combinacionales, y secuenciales de tipo síncrono, que
son base de muchos sistemas digitales utilizando algún lenguaje descriptivo de
programación como HDL, Verilog, VHDL, u otros.
Construir prototipos con las bases de diseño digital e ir fomentando su
capacidad creativa y emprendedora.

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BIBLIOGRAFÍA
1.- DIGITAL CIRCUITS AND LOGIC DESIGN
Lee Samuel C.; Prentice Hall
2.- Análisis y Diseño de Circuitos Lógicos Digitales
Nagle Troy H. ; Prentice Hall
3.- LOGICA DIGITAL Y DISEÑO DE COMPUTADORAS
Morris Mano; Prentice Hall
4.- DISEÑO DE SISTEMAS DIGITALES Y MICROPROCESADORES
Hayes John P. ; Mc. Graw Hill
5.- THE TTL DATABOOK FOR DESIGN ENGINEERS
Texas Instruments Incorporated
6.- PRINCIPIOS DIGITALES
Thokein ; Serie Schaum, Mc. Graw Hill
7.- SISTEMAS ELECTRONICOS DIGITALES
Mandado Enrique; Marcombo
8.- INTRODUCCION A LA TECNOLOGIA DIGITAL
Porat & Barna; Limusa
9.- DISEÑO DIGITAL Principios y Prácticas
John F. Wakerly; Prentice Hall
10.- FUNDAMENTOS DE SISTEMAS DIGITALES
Floyd T. L. ; Prentice Hall
11.- VHDL Lenguaje para síntesis y modelado de circuitos
Pardo & Boluda, Alfaomega, RAMA
12.- VHDL El arte de programar sistemas digitales
Maxinez David & Alcalá Jessica
13.- Programación de Sistemas Digitales con VHDL
David G. Maxinez; Patria
13.- Multisim (Interactive Image Technologies LTD)
14.- PSpice (MicroSim Corporation)
15.- PAGINA: http://www.itc.mx/academias/electronica/anselmo/anselmo.html
16.- SISTEMAS DIGITALES CON VHDL, Romero Troncoso Rene de Jesús; Legaria
ediciones;FIMEE
http://ww1.microchip.com/downloads/en/DeviceDoc/35007b.pdf
http://www.latticesemi.com/lit/docs/military/16v8mil.pdf
http://www.eetools.com/index.cfm?fuseaction=product.display&Product_ID=3
Programador universal Eetools, Topmax TM-A48
Anselmo Ramírez González

Ing. Ind. en Electrónica
I.T. de San Luis Potosí

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LISTA DE MATERIAL
5 CI GAL22V10
2 " " NE555 (CRONIZADOR)
2 DISPLAY DE 2 DIGITOS C/U (CATODO COMUN)
Color de los Alambres Telefónicos
3 TABLILLA PROJEC-BOARD B&H MODELO GL-12
15 LED'S Rojo  VCC
12 RESISTENCIAS DE 220 , 1/2 W. Negro  GND
1 RESISTENCIA DE 1 K, 1/2 W.
1 PRESET DE 100 K Rojo-Azul  "1" uno lógico
Gris  "0" cero lógico
1 CAPACITOR ELECTROLITICO DE 10 F, 16 V.
Blanco A variable (LSB)
1 CAPACITOR ELECTROLITICO DE 1 F, 16 V. Blanco-AzulA' negación de A
1 PINZAS DE PUNTA Azul  B variable
1 PINZAS DE CORTE Azul-Negro B' negación de B
1 Porta-Pilas, tres de 1.5 V; tamaño 2A Naranja C Variable
2 GAL22V10D Naranja-Negro C' negación d C
Amarillo D variable (MSB)
Amarillo- Azul D' Negación D

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PRÁCTICAS
LISTA DE EQUIPO:
I.- COMPUERTAS LÓGICAS
Práctica 1.- Compuertas Lógicas usando Circuitos Integrados. 1 Fuente de alimentación 5 V, 2 A
II.- SUMADORES 1 Punta lógica de prueba
Práctica 2.- Medio y Sumador Completo. 1 Multímetro
Práctica 3.- Medio y Restador Completo. Por Equipo de Trabajo (20)
Práctica 4.- Cuadrado de X
Práctica 5.- Sumador en BCD.
Práctica 6.- A+B de 2 bits
Práctica 7.- A-B de 2 bits con signo Programador de PLD c/software
Práctica 8.- Comparador de magnitud de 2 bits Terminal ó PC
III.- DECODIFICADORES Analizador Lógico
Práctica 9.- Decodificador Binario a Binario Exceso 3. 5 Para el Lab. de Digitales
Práctica 10- Decodificador Binario a BCD.
Práctica 11.- Decodificador BCD con 7483
Práctica 12 Decodificador BCD a 7 segmentos.
Práctica 13 Decodificador BCD a 7 segmentos utilizando CI 1 Software Cupl para
IV.- MULTIPLEXORES. programación de PLD
Práctica 14.- Multiplexor 2-1 usando Compuertas Lógicas. 1 Multisim
Práctica 15.- Multiplexor 4-1 con Circuito Integrado. 1 Software Pspice
Práctica 16.- ALU Licencias para RED
V.-CONTADORES.
Práctica 17.- Flip-Flop y Circuito Cronizador.
Práctica 18.- Contador Asíncrono Up/Douwn con Flip-Flop's.
Práctica 19.- Contador Síncrono utilizando Flip-Flop's.
Práctica 20.- Contador de cuatro secuencias
Práctica 21.- Contadores con Circuitos Integrados.
Práctica 22.- Cronómetro
VII.- PLD´s
Práctica 23.- Compuertas lógicas en GAL22v10D
Práctica 24.- Sumador A+B de 2 bits, el GAL22v10D
Tablilla Proboard GL-12
Vcc 1
0
+
5 VDC
1
GND 0

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Ing. Electrónica es fácil, eres joven, y además ….puedes !
1.1 Fundamentos de los sistemas digitales.
El concepto de computador digital sé remonta a Charles Babbage, quien desarrolla

un basto dispositivo de computación mecánico en 1830. El primer computador digital
funcional fue construido en 1944 en la Universidad de Harvard, pero en lo electromecánico,
no electrónico. La Electrónica Digital moderna comenzó en 1946 con un computador
digital electrónico llamado ENIAC, que fue fabricado con válvulas de vacío. Aunque
ocupaba una habitación entera, ENIAC no tenia ni siquiera la potencia que puede tener hoy
en día una calculadora de bolsillo.
Él termino Digital se deriva de la forma en que los computadores realizan las

operaciones: contando dígitos. Durante muchos años, las aplicaciones de electrónica digital
se limitaron a sistema de computador. Hoy en día, la tecnología digital tiene aplicación en
una amplia variedad de áreas de los computadores. Estas aplicaciones, como son los
sistemas telefónicos, de radar, sistemas de navegación, sistemas militares, instrumentación
médica, control de procesos industriales y electrónica de consumo, usan todos ellos técnicas
digitales. La tecnología digital ha progresado desde los circuitos de válvulas de vacío hasta
los circuitos integrados y los microprocesadores.
SISTEMAS NUMERICOS.
SISTEMAS NUMERICOS.
El sistema de numeración binario y los códigos digitales son fundamentales para la

electrónica digital. Este tema esta enfocado principalmente al sistema de numeración
binario y sus relaciones con otros sistemas de numeración tales como el decimal,
hexadecimal y Octal. Se cubren las operaciones aritméticas con números binarios con el fin
de proporcionar una base para entender como trabajan los computadores y muchos otros
tipos de sistemas digitales. También cubren códigos digitales tales como el código decimal
binario (Binary Coded Decimal, BCD), el código Gray, el código de exceso-3 y el ASCII, y
se introduce el método de paridad para la detención de errores en el código.
4 Diferentes sistemas numéricos:
• Binario base 2 (0, 1); 10102

• Octal base 8 (0, 1, 2, 3, 4, 5, 6, 7); 7418
• Decimal base 10 (0, 1, 2, 3, 4, 5, 6, 7, 8, 9); 1999
• Hexadecimal base 16 (0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F); BEBEH

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NOTACION POSICIONAL
N = ( an-1 an-2 ... a1 a0 . a-1 a-2 ... a-m)r
. → Punto que separa enteros de fracciones

r → Base
n → Número de dígitos enteros a la izquierda del punto
m → Número de dígitos fraccionarios
an-1 → Dígito más significativo (MSD)
a-m → Dígito menos significativo (LSD)
Notación Polinomial.
n −1
N= a r
i =− m
i
i
ai → Dígito entero i cuando n − 1  i  0

ai → Dígito fraccionario i cuando −1  i  −m
1.1.2 CONVERSIONES DE SISTEMA NUMERICOS.
• 10 → 10102 • 10.5 →1010.102

Por división sucesiva:
10 0 10 0
5 1 5 1 0.5*2 = 1.0
2 0 2 0 0*2 = 0.0
1 1 1 1
• 16F.0DH→ ________10
13*16-2+15*160+6*161+1*162= 367.05078

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OTRAS CONVERSIONES DE SISTEMAS NUMERICOS:

EJERCICIOS:
• 10102 → ____________10
1. Convertir a decimal los siguientes números
0*20 + 1*21 + 0*22 + 1*23 = 10 binarios:
(a) 11 (b) 100 (c) 111 (d) 1000
• 7218 → ____________10 (e) 1001 (f) 1100 (g) 1011 (h) 1111
1*80 + 2*81 + 7*82 = 465 2. Convertir a decimal los siguientes números
binarios:
• 3A1H → ____________10 (a) 110011.11 (b) 101010.01
(c) 1000001.111 (d) 1111000.101
1*160 + 10*161 + 3*162 = 929 (e) 1011100.10101 (f) 1110001.0001
(g) 1011010.1010 (h) 1111111.11111
• 43215 → ____________10
3. Convertir a binario cada uno de los
1*50 + 2*51 + 3*52 + 4*53 = 586 números decimales:
(a) 10 (b) 17 (c) 24 (d) 48
• 32134 → ____________10 (e) 61 (f) 93 (g) 125 (h) 186
3*40 + 1*41 + 2*42 + 3*43 = 231 4. Convertir en binario cada uno de los
números fraccionarios indicados:
• 721.5→_____________10 (a) 0.32 (b) 0.246 (c) 0.0981
5*8-1+1*80+2*81+7*82 = 465.625 5. Convertir a binario cada uno de los

números decimales indicados utilizando la
• 1010.12→___________10 división sucesiva por 2:
(a) 15 (b) 21 (c) 28 (d) 34
1*2-1+0*20+1*21+0*22+1*23 = 10.5 (e) 40 (f) 59 (g) 65 (h) 73
• 2BB.AH→__________10 6. Convertir a binario cada uno de los

números decimales fraccionarios indicados
10*16-1+11*160+11*161+2*162 = 699.625 utilizando la multiplicación sucesiva por 2.
(a) 0.98 (b) 0.347 (c) 0.9028
• 1111.112→_________10
7. Generar la secuencia binaria para las
-2 -1 0 1 2 3 secuencias decimales:
1*2 +1*2 +1*2 +1*2 +1*2 +1*2 = 15.75
(a) de 0 a 7 (b) de 8 a 15 (c) de 16 a 31
• 621.078→ _________10 (d) de 32 a 63 (e) de 64 a 75
7*8-2+1*80+2*81+6*82 = 401.109375 8. Convertir a decimal los siguientes números

binarios:
• 1101.012→ ________10 (a) 1110 (b) 1010 (c) 11100 (d)10000
(e)10101 (f) 11101 (g) 10111 (h) 11111
1*2-2+0*2-1+1*20+1*22+1*23 = 13.25

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• 23 →101112 • 32.05 → 100000.0000112

0.05*2= 0.10
23 1 32 0 0.10*2= 0.20
11 1 16 0 0.20*2= 0.40
5 1 8 0 0.40*2= 0.80
2 0 4 0 0.80*2= 1.60
2 0 0.60*2= 1.20
1 1
1 1
• 89 → 10110012
• 16.78 → 10000.1100012 89 1
44 0
0.78*2 = 1.56 22 0
16 0 11 1
0.56*2 = 1.12
8 0 0.12*2 = 0.24 5 1
4 0 0.24*2 = 0.48 2 0
2 0 0.48*2 = 0.96 1 1
1 1 0.96*2 = 1.92
• 80 → 1208
• 134.75 → 10000110.112
80 0
10 2
134 0
1 1
67 1 0.75*2 = 1.50
33 1 0.50*2 = 1.00
16 0 • 80 → 50H
8 0
4 0 80 0
2 0 5 5
1 1
EJEMPLOS:
• 6 →01102 * 13 → 11012 → D16 → 158

• 32.05 → 100000.000011002 * 99.9 → 1100011.11100112
• 134.75 → 10000110.112
• 30A.0BH → 001100001010.000010112 · 13 → 11012 → D16 → 158
• 111 111 1012 → 1FDH · 99.9 → 1100011.11100112
• 2738 → BBH · 134.75 → 10000110.112
• 6 →01102 · 32.05 → 100000.000011002

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• 473.25 → 111011001.0102
• 75.38 → 4B.614H 0.38*16=6.08
0.08*16=1.28
473 1 75 B 0.28*16=4.48
236 0 4 4
118 0
0.25*2= 0.50
59 1
0.50*2= 1.00
• 75.38 → 113.30248
29 1 0.38*8=3.04
14 0 0.04*8=0.32
75 3 0.32*8=2.56
7 1 9 1 0.56*8=4.48
3 1 1 1
1 1
• 32.75 → 40.68
• 16.25 → 20.28
32 0 0.75*8=6.00
16 0 4 4
0.25*8=2.00
2 2
• 16.25 → 10.4H • 32.75 → 20.CH

0.75*16=12.00
16 0 32 0
0.25*16=4.00 2 2
1 1
Tabla Binario-Octal de tres bits Tabla Binario-Hexadecimal para 4 bits

BINARIO OCTAL BINARIO HEXADECIMAL
000 0 0000 0
001 1 0001 1
010 2 0010 2
011 3 0011 3
100 4 0100 4
101 5 0101 5
110 6 0110 6
111 7 0111 7
1000 8
1001 9
1010 A
1011 B
1100 C
1101 D
1110 E
1111 F

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COMPLEMENTOS:
• complemento r → r n − N
• complemento r − 1 → r n − r − m − N
DECIMAL BINARIO OCTAL

COMPLEMENTO r 10 2 8
COMPLEMENTO r-1 9 1 7
EJEMPLOS:
• Obtenga el complemento a 10 ( r ) de la cantidad 1998
rn − N
r → Base
n → Numero de dígitos enteros
N → Cantidad
104 – 1998 = 10000 – 1998 = 8002
• Complemento de 8002
104 – 8002 = 1998
OBTENGA EL COMPLEMENTO A 2 DE:
• 11012 ⎯
⎯→
r
112 · 10002 ⎯
⎯→
r
10002
1011102 ⎯
⎯→
r
100102
= 24 – 11012 = 00112 = 24 – 1000 = 10002

= 26 – 10110 = 100102
= 16 – 13 = 3 = 16 – 8 = 8
= 64 – 46 = 18
• 10102 ⎯⎯→r
1102 · 1010.1 ⎯
⎯→
r
0101.12
= 24 – 1010 = 1102 = 24 – 1010.1 = 0101.1

= 16 – 10 = 6 = 16 – 10.5 = 5.5

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FORMA RAPIDA DEL COMPLEMENTO A DOS.- Dirigirse al bit menos significativo y

observe si es cero o si es uno, si es cero no cambia pero si es uno, el primer uno se deja
igual y a partir de ahí los demás cambian de cero a uno y de uno a cero.
• 10112 ⎯
⎯→
r
01012 · 101002 ⎯
⎯→
r
011002 · 11112 ⎯
⎯→
r
00012
COMPLEMENTO A 1:
Cambiar ceros por unos

y unos por ceros.
r n − r −m − N EJERCICIOS:
r −1
10102 ⎯⎯→ 01012
1. Determinar el complemento a 1 de los
siguientes números binarios.
= 24 – 20 – 1010 = 101
= 16 –1 –10 = 5
(a) 101 (b) 110 (c) 1010
r −1 (d) 11010111 (e) 1110101 (f) 00001
• 10112 ⎯⎯→ 01002 (g) 10111001 (h) 11010 (i) 10111
r −1
(j) 001101
• 1010.12 ⎯⎯→ 0101.02
2. Determinar el complemento a 2 de los
RESTA BINARIA CON COMPLEMENTOS. siguientes números binarios.
• 1010 ⎯⎯→ 1010 (a) 10 (b) 111 (c) 1001

-101 ⎯
⎯→
r
1011 + (d) 1101 (e) 1110 (f) 10011
+ 0101 1 0101 (g) 10110000 (h) 00111101(i) 11001000
(j) 10111 (k) 11111 (l) 010001
El uno indica que el resultado de la 3. Realizar las siguientes restas utilizando el

resta es positivo. Y que la suma es la complemento a 2.
diferencia.
(a) 00110011 - 00010000
• 1011101 ⎯
⎯→ 1011101 (b) 01100101 - 11101000
- 1100110 ⎯
⎯→r
0011010 + (c) 110 - 010
(d) 00110010 - 01110111
- 0001001 0 1110111 ⎯⎯→
r
0001001
El cero indica que el resultado de la

resta es negativo. Y a la suma obtener
su complemento a dos para que
funcione como diferencia.

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RESTA BINARIA CON COMPLEMENTO A UNO.
• 1011101 ⎯⎯→ 1011101

r −1
-1100110 ⎯⎯→ 0011001 +
r −1
-0001001 01110110 ⎯⎯→ 0001001
• 10111 ⎯
⎯→ 10111
r −1
- 01111 ⎯⎯→ 10000 +
1000 1 00111
1+
1000
OPERACIONES BINARIAS.
SUMA BINARIA:
A → 1er termino
+B → 2o termino A B C S
0 0 0 0
C S Suma
0 1 0 1
1 0 0 1
1 1 1 0
Carry (acarreo)
EJEMPLOS:
• 100 · 101 · 1011

+11 + 11 + 111
111 1000 10010
• 1111 · 11111 · 1011

+ 101 1111 10000
1011 + 111 + 11010
11111 110101 110101
RESTA BINARIA:
A Minuendo
A B  D
-B Sustraendo
0 0 0 0
 D Diferencia 0 1 1 1
1 0 0 1
Borrow 1 1 0 0

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EJEMPLOS:
· 111 · 1010 · 1011101

- 11 - 101 - 1100110
100 0101 11110111
MULTIPLICACION BINARIA.
A B P
0 0 0
A ⎯
⎯→ primer factor 0 1 0
B ⎯
⎯→ segundo factor 1 0 0 EJERCICIOS:
P 1 1 1
1. Sumar los números binarios:
• 1010 · 110111
* 11 * 101 (a) 11+01 (b) 10+10 (c) 01+11
1010 110111 (d) 111+110 (e) 1001+101(f) 1101+1011
1010 000000 (g) 11010+01111 (h) 11+11
11110 110111 (i) 100+10 (j) 111+11 (k) 110+100
100010011 (l) 1101+1010 (m) 10111+01101
DIVISIÓN BINARIA. 2. Realizar la sustracción directa de los

siguientes números binarios:
C
A B (a) 11-1 (b) 101-100 (c) 110-101
(d) 1110-11 (e) 1100-1001
R (f) 11010-10111 (g) 110-010
(h) 101-011 (i) 11-01
(j) 1101-0100
1001.1 (k) 1001-0111
• 11 11101
11 3. Realizar las siguientes multiplicaciones
0101 binarias:
11
100 (a) 11x11 (b) 100x10 (c) 111x101
11 (d) 1001x110 (e) 1101x1101(f) 1110x1101
11 (g) 110x111
11
0 4. Dividir los números binarios siguientes:
(a) 100  10 (b) 1001  11 (c) 1100  100

(d) 1100  011 (e) 110  11 (f) 110  10

mcfs y vuo
1.3 ÁLGEBRA BOOLEANA
Es un conjunto de variables, las cuales pueden operarse con suma lógica, producto lógico o
negación ( + ,•, ' ); y cuyos elementos son “0” y “1”. En resumen: B;•,+, ';0,1
* multiplicación lógica (AND) ' negación (NOT)

+ suma lógica (OR) B conjunto de variables Booleanas.
1.2.4 Axiomas de Boole
No. Nombre Multiplicación Suma

A1 Idempotencia X•X=X X+X=X
A2 Conmutativa X•Y=Y•X X+Y=Y+X
A3 Asociativa X • (Y • Z) = (X • Y) • Z X + (Y + Z) = (X + Y) + Z
A4 Absortiva X • (X + Y) = X X + (X • Y) = X
A5 Distributiva X • (Y + Z) = X • Y + X • Z X + (Y • Z) = (X + Y) • (X + Z)
A6 Elemento Nulo X•1=X X+0=X
A7 Complemento X • X' = 0 X + X' = 1
Teoremas de Demorgan
a) ( X 1 + X 2 + ...... + X n )' = X 1' • X 2' • ...... • X n'
b) ( X 1 • X 2 • ...... • X n )' = X 1' + X 2' + ...... + X n'
Teorema de Shannon
( f ( X 1 , X 2 ,..., X n ,+,•))' = f (X 1' , X 2' ,..., X n' ,•,+ )

Teoremas de Expansión
a) f ( X 1 , X 2 ,..., X n ) = X 1 • f (1, X 2 ,..., X n ) + X 1' • f (0, X 2 ,..., X n )
b)  
f ( X 1 , X 2 ,..., X n ) = X 1 + f (0, X 2 ,..., X n ) X 1' + f (1, X 2 ,..., X n )

mcfs y vuo
1.2.6 SIMPLIFICACION DE FUNCIONES BOOLEANAS:

1.2.6.1 DEMOSTRACION DE AXIOMAS.
X*X=X X+X=X Suma lógica
Usando una tabla de verdad:
X X+X
X X*X 0 0
0 0*0=0 1 1
1 1*1=1
X+(X*Y)=X
X Y X+Y X*Y X+(X*Y)
0 0 0 0 0
0 1 1 0 0
1 0 1 0 1
1 1 1 1 1
=
X*(X+Y) = X
X Y X+Y X * ( X+Y )
0 0 0 0
0 1 1 0
1 0 1 1
1 1 1 1
=
X*1=X
X 1 X
0 1 0
1 1 1
X * X' = 0 X + X' = 1
X X` X * X` X + X`
0 1 0 1
1 0 0 1
X Y Z X*Y Y*Z X*(Y*Z) ( X*Y)*Z

00 0 0 0 0 0 0 0
01 0 0 1 0 0 0 0
02 0 1 0 0 0 0 0
03 0 1 1 0 1 0 0
04 1 0 0 0 0 0 0
05 1 0 1 0 0 0 0
06 1 1 0 1 0 0 0
07 1 1 1 1 1 1 1

mcfs y vuo
EJERCICIOS:
1. Determine por medio de una tabla de verdad la validez del teorema de DeMorgan para
tres variables: (ABC)' = A' + B' + C'.
2. Simplifique las siguientes expresiones usando álgebra Booleana.
a. A + AB
b. AB + AB'
c. A'BC + AC
d. A'B + ABC' + ABC
e. AB + A(CD + CD')
f. (BC' + A'D) (AB' + CD')
3. Siguiendo el teorema de DeMorgan, demuestre que:
a. (A + B)' (A' + B')' = 0
b. A + A'B + A'B' = 1
4. Simplifique las siguientes funciones Booleanas por medio de mapas de tres variables.
a. F(x, y, z) = Σ (0, 1, 5, 7)
b. F(x, y, z) = Σ (1, 2, 3, 6, 7)
c. F(x, y, z) = Σ (3, 5, 6, 7)
d. F(A, B, C) = Σ (0, 2, 3, 4, 6)
5. Simplifique las siguientes funciones Booleanas por medio de mapas de cuatro variables.
a. F(A, B, C, D) = Σ (4, 6, 7, 15)
b. F(A, B, C, D) = Σ (3, 7, 11, 13, 14, 15)
c. F(A, B, C, D) = Σ (0, 1, 2, 4, 5, 7, 11, 15)
d. F(A, B, C, D) = Σ (0, 2, 4, 5, 6, 7, 8, 10, 13, 15)

mcfs y vuo
1.2.6.2 MAPAS DE KARNAUGH.- Método tabular para simplificar funciones Booleanas

Un mapa de Karnaugh proporciona un método sistemático de simplificación de
expresiones Booleanas y, si se simplifica adecuadamente, genera las expresiones suma de
productos y producto de sumas más simples posibles. Como hemos visto, la efectividad de
la simplificación algebraica depende de nuestra familiaridad con las leyes, reglas y
teoremas del álgebra Boleaba y de nuestra habilidad a la hora de aplicarlas. Por otro lado, el
mapa de Karnaugh es básicamente una "receta" para la simplificación.
Un mapa de Karnaugh es similar a una tabla de verdad, ya que muestra todos los
posibles valores de entrada y la salida resultante para cada valor. En vez de estar organizada
en filas y columnas como una tabla de verdad, el mapa de Karnaugh es una secuencia de
celdas en la que cada celda representa un valor binario de las variables de entrada. Las
celdas se disponen de manera que la simplificación de una determinada expresión, consiste
en agrupar adecuadamente las celdas.
Mapa para una variable, f (A)
D D
D D' D' D D' D
0 1 0 1
Mapa para 2 variable, f (B, A)
A' A A' A A' A

B' B'A' B'A B' 00 01 B' 0 1
B BA' BA B 10 11 B 2 3
Mapa para 3 variables, f (C, B, A)
B'A' B'A BA BA' B'A' B'A BA BA' C/BA 00 01 11 10

C' C' 000 001 011 010 0 0 1 3 2
C C 100 101 111 110 1 4 5 7 6
Mapa para 4 variables, f (D, C, B, A)
B'A' B'A BA BA' B'A' B'A BA BA' DC/BA 00 01 11 10

D'C' D'C' 0000 0001 0011 0010 00 0 1 3 2
D'C D'C 0100 0101 0111 0110 01 4 5 7 6
DC DC 1100 1101 1111 1110 11 12 13 15 14
DC' DC' 1000 1001 1011 1010 10 8 9 11 10
Mapa para 5 variables, f (E, D, C, B, A)

E' E E' E
B'A' B'A BA BA' B'A' B'A BA BA' 00 01 11 10 00 01 11 10
D'C' D'C' 00 0 1 3 2 16 17 19 18
D'C D'C 01 4 5 7 6 20 21 23 22
DC DC 11 12 13 15 14 28 29 31 30
DC' DC' 10 8 9 11 10 24 25 27 26

mcfs y vuo
Mapa para 6 variables, f (F, E, D, C, B, A)
E' E F'ED'C'BA'
DC/BA
010010
00 01 11 10 00 01 11 10
00 0 1 3 2 16 17 19 18 18
F' 01 4 5 7 6 20 21 23 22
11 12 13 15 14 28 29 31 30 Obtención de la Ecuación Simplificada
10 8 9 11 10 24 25 27 26
00 01 11 10 00 01 11 10 ❑ Agrupar mintérminos adyacentes

00 32 33 35 34 48 49 51 50 ❑ El número de mintérminos agrupados
F 01 36 37 39 38 52 53 55 54 debe provenir de 2n
11 44 45 47 46 60 61 63 62
❑ Todo mintérmino expuesto en el
10 40 41 43 42 56 57 59 58
mapa debe estar representado en la
ecuación simplificada
FE'D'CB'A ❑ Recomendado hasta para 5 variables
100101
37
Mapa de Karnaugh para una sola variable
2n posibles combinaciones
n=1 21=2
El mapa tiene 2 celdas ó 2 casilleros.
x1' x1
X1' X1 Las dos celdas son adyacentes.
0 1
n=2 f ( X1,X2)
22 = 4 combinaciones
X2´ X2
ADYACENCIA:
X1´X2´ X1´X2
X1' 00 01 0 -- 1
0 1 0 -- 2
X1X2´ X1X2 1 -- 3
X1 10 11 2 -- 3
2 3

mcfs y vuo
ADYACENCIA:
n=3 f ( X1,X2,X3) 23 = 8 celdas 0 -- 1
0 -- 4
0 -- 2
X2' X2 1 -- 5
1 -- 3
X1'X2'X3' X1'X2'X3 X1'X2X3 X1'X2X3' 3 -- 7
000 001 011 010
X1' 5 -- 7
0 1 3 2 5 -- 4
X1X2'X3' X1X2'X3 X1X2X3 X1X2X3' 2 -- 6
X1 100 101 111 110 2 -- 3
4 5 7 6 4 -- 6
X3' X3 X3' 6 -- 7
n=4 f ( X1,X2,X3,X4 ) 24 = 16 celdas
X3´ X3 ADYACENCIAS:
X1´X2´X3´X4´ X1´X2´X3´X4 X1´X2´X3 X4 X1´X2´X3 X4´ 0 -- 1

0000 0001 0011 0010 0 -- 4
0 1 3 2
X2' 0 -- 2
X1' X1´X2 X3´X4´ X1´X2 X3´X4 X1´X2 X3 X4 X1´X2X3X4´ 0 -- 8
0100 0101 0111 0110 5 -- 1
4 5 7 6 X2 5 -- 4
X1X2X3´X4 ´ X1X2X3´X4´ X1X2X3X4 X1X2X3X4 ´ 5 -- 7
1100 1101 1111 1110 5 -- 13
12 13 15 14
X1 X1X2´X3´X4´´ X1X2´X3´X4 X1X2´X3 X4 X1X2´X3 X4´ X2'
1000 1001 1011 1010
8 9 11 10
X4' X4 X4'
n=5 f(X1, X2, X3, X4, X5) 25 = 32 celdas

X4 ' X4
X1'X2'X3'X4'X5' X1'X2'X3'X4'X5 X1'X2'X3'X4X5 X1'X2'X3'X4X5'
00000 00001 00011 00010
0 1 3 2
X2' X1'X2'X3X4'X5' X1'X2'X3X4'X5 X1'X2'X3X4X5 X1'X2'X3X4X5'
00100 00101 00111 00110
4 5 7 6
X1'X2X3X4'X5' X1'X2X3X4'X5 X1'X2X3X4X5 X1'X2X3X4X5'
01100 01101 01111 01110
12 13 15 14
X2 X1'X2X3'X4'X5' X1'X2X3'X4'X5 X1'X2X3'X4X5 X1'X2X3'X4X5'
01000 01001 01011 01010
8 9 11 10
X4 ' X4

mcfs y vuo
X1X2'X3'X4'X5' X1X2'X3'X4'X5 X1X2'X3'X4X5 X1X2'X3'X4X5'

10000 10001 10011 10010 X3'
16 17 19 18
X1X2'X3X4'X5' X1X2'X3X4'X5 X1X2'X3X4X5 X1X2'X3X4X5'
10100 10101 10111 10110
20 21 23 22 X3
X1X2X3X4'X5' X1X2X3X4'X5 X1X2X3X4X5 X1X2X3X4X5'
11100 11101 11111 11110
28 29 31 30
X1X2X3'X4'X5' X1X2X3'X4'X5 X1X2X3'X4X5 X1X2X3'X4X5'
11000 11001 11011 11010 X3'
24 25 27 26
X5' X5 X5'
EJEMPLOS: Simplifique las funciones siguientes, por mapas de Karnaugh.
Cin A B Cout S 3
0 0 0 0 0 S (Cin , A, B ) =  (1,2,4,7 )
0 0 1 0 1 n=
0 1 0 0 1
3
Cout (Cin , A, B ) =  (3,5,6,7 )
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0 n =1
1 1 0 1 0
1 1 1 1 1
CIN AB
00 01 11 10 00 01 11 10
0 0 1 0 1 0 0 0 1 0
1 1 0 1 0 1 0 1 1 1
S ≡ Cin  A  A C out ≡ AB + CinB + CinA

00 01 11 10
0 0 1 1 1
1 0 0 1 0
 out ≡ AB + in'B + in'A

mcfs y vuo
Simplifique:
4
F1 (D,C,B,A) =  (0,2,4,6,8,10,12,14)
n =1
DC BA
00 01 11 10
00 1 0 0 1
01 1 0 0 1
11 1 0 0 1 F1 ≡ A'
10 1 0 0 1
4
F2 (D,C,B,A) =  (0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15)
n =1
00 01 11 10
00 1 1 1 1
F2 ≡ A´+ A ≡ 1
01 1 1 1 1
11 1 1 1 1
1 1 1 1
10
4
F3 (D,C,B,A) =  (0,2,8,10)
n =1
00 01 11 10
00 1 0 0 1
01 0 0 0 0 F3 ≡ C'A'
11 0 0 0 0
10 1 0 0 1
4
F4 (D,C,B,A) =  (0,2,5,7,8,10,13,15)
n =1
00 01 11 10
00 1 0 0 1
01 0 1 1 0 F4 ≡ C'A' + CA
11 0 1 1 0
10 1 0 0 1

mcfs y vuo
4
F5 (D,C,B,A) =  (0,1,4,6,9,8,12,14)
n =1
00 01 11 10
00 1 1 0 0
01 1 0 0 1
1 0 0 1 F5 ≡ C'B' + CA'
11 1 1 0 0
10
4
F6 (A,B,C,D) =  (0,1,6,7,8,9,10,11,12,13,14,15)
n =1
AB CD
00 01 11 10
00 1 1 0 0
01 0 0 1 1 F6 ≡ A + BC + B'C'
11 1 1 1 1
10 1 1 1 1
5
F7 (E,D,C,B,A) =  (0,2,6,7,8,10,14,15,16,18,22,23,24,26,30,31)
n =1
DC BA
00 01 11 10 00 01 11 10
00 1 0 0 1 00 1 0 0 1
01 0 0 1 1 01 0 0 1 1 F7 ≡ C'A' + CB
11 0 0 1 1 11 0 0 1 1
1 0 0 1 1 0 0 1
10 10
6
F8 = (F,E,D,C,B,A) =  (0,2,4,...,60,62)
n =1
DC BA
00 01 11 10 00 01 11 10
00 1 0 0 1 00 1 0 0 1
01 1 0 0 1 01 1 0 0 1
1 0 0 1 1 0 0 1
11 11
1 0 0 1 1 0 0 1
10 10
F8 ≡ A'
00 1 0 0 1 00 1 0 0 1
01 1 0 0 1 01 1 0 0 1
11 1 0 0 1 11 1 0 0 1
10 1 0 0 1 10 1 0 0 1

mcfs y vuo
6
F9 = (F,E,D,C,B,A) =  (1,3,5,...,59,61,63)
n =1
00 01 11 10 00 01 11 10
00 0 1 1 0 00 0 1 1 0
01 0 1 1 0 01 0 1 1 0
11 0 1 1 0 11 0 1 1 0
10 0 1 1 0 10 0 1 1 0
F9 ≡ A
00 0 1 1 0 00 0 1 1 0
01 0 1 1 0 01 0 1 1 0
11 0 1 1 0 11 0 1 1 0
0 1 1 0 0 1 1 0
10 10
F8 + F9 = 1
EJERCICIOS:
1. Reducir la función especificada en la siguiente tabla de verdad a su forma suma de
productos mínima mediante mapas de Karnaugh.
Entradas Salida
A B C X
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 1
2. Utilizar el mapa de Karnaugh para implementarla forma de productos mínima de la

función lógica especificada en la siguiente tabla de verdad.
Entradas Salida
A B C D X
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 0
1 1 1 1 1
3. Resolver el problema anterior para una situación en que las seis ultimas combinaciones
binarias no están permitidas.

mcfs y vuo
1.2.6.3 Quine Mc Cluskey.- Método tabular para simplificar funciones Booleanas
Procedimiento:
1. Encontrar los implicantes primos de la función
2. Construir la tabla de implicantes primos y encontrar los implicantes primos esenciales
de la función
3. Incluir los implicantes primos esenciales en la suma mínima.
4. Después de borrar todos los implicantes primos esenciales de la tabla de implicantes
primos, determinar los renglones dominados y las columnas dominantes en la tabla,
borrar todos los renglones dominados y las columnas dominantes, y encontrar los
implicantes primos esenciales secundarios.
5. Repetir los pasos 3 y 4 hasta obtener una cobertura mínima de los términos de la
función.
Para el punto 1:
a) Representar cada mintérmino de la forma canónica de suma de productos como un
código binario. Por ejemplo X 1 X 2' X 3 X 4' representarlo como 1010
b) Encontrar el número decimal correspondiente a ese código binario.
c) Definir el número de 1´s en el código binario como el índice del número. Agrupar todos
los números binarios del mismo índice en un grupo correspondiente. Listar todos los
grupos en una columna siguiendo un orden ascendente en el valor del índice. Dentro de
cada grupo, los códigos y sus equivalentes números decimales se listan también en orden
ascendente.
d) Empezando con los términos en el grupo de menor índice, comparar cada uno con los
del grupo de índice mayor en 1, eliminando las variables redundantes según la propiedad
1.
e) Marcar con  todos los términos que se incluyan en alguna combinación. Los términos
que se queden sin marcar son los implicantes primos.
f) Repetir los pasos d y e hasta que no sea posible realizar ninguna otra reducción; entonces
se habrá obtenido el conjunto de implicantes primos, señalando cada uno de ellos con
una letra mayúscula (A, B, C, ...).
Para el paso 2:
a) Construir una tabla que tenga tantas columnas como mintérminos haya en la función;
cada columna está marcada con el número decimal que representa al mintérmino. La
tabla tendrá tantos renglones como implicantes primos se hayan encontrado en el paso 1
y deben, por lo tanto, estar marcadas con las letras A, B, C, ... .
b) Dentro de la tabla, marcar con una x, que cierto implicante cubre a un mintérmino.
c) Encontrar todas las columnas que tengan una sola x y encerrar ésta con un círculo.
Marcar con un asterisco los renglones en el que se encuentre alguna . Estos renglones
corresponden a los implicantes primos esenciales.

mcfs y vuo
Definición:
Dos renglones (columnas) I y J de una tabla de implicantes primos que tienen x’s
exactamente en las mismas columnas (renglones) se dice que son iguales (I=J).
Definición:
Sean I y J dos columnas de una tabla de implicantes primos. Se dice que la columna I
domina a la columna J (I J) si I=J ó si la columna I tiene x’s en todos los renglones
donde la columna J tiene x’s. Se dice que la columna I es dominante y la columna J es
dominada.
Definición:
Sean I y J dos renglones de una tabla de implicantes primos. Se dice que el renglón I
domina al renglón J (I J) si I = J o si renglón I tiene x’s en todos las columnas donde el
renglón J tiene x’s. Se dice que el renglón I es dominante y el renglón J es dominado.
Todas las columnas dominantes y los renglones dominados se pueden eliminar de una tabla
de implicantes primos sin afectar el resultado de la minimización. Esto es debido a que está
garantizado que la columna dominante esté cubierta por el renglón que cubre a la columna
dominada. De igual manera, está garantizado que las columnas del renglón dominado
estarán cubiertas por el renglón dominante.
Cuando una función tiene d’ont cares, se toman todas los d’s como 1’s en el proceso de
obtención de los implicantes primos. En los pasos subsiguientes los d’s se toman como 0’s.
Definición:
Una tabla de implicantes primos es semicíclica sí:
(1) No tiene implicantes primos esenciales, es decir, ninguna columna tiene sólo una x
(2) No existe relación de dominancia entre renglones y columnas
(3) Los costos de los renglones no son iguales.
Para resolver una tabla de implicantes primos semicíclica, se elige algún renglón de menor
costo para incluirlo en la suma mínima y entonces utilizar alguna de las técnicas de
reducción para eliminar renglones y columnas. El proceso completo se debe repetir para
cada uno de los renglones de menor costo y la suma mínima final será la que se obtenga al
comparar los costos de las expresiones que resulten de cada elección arbitraria de
renglones.
Definición:
Una tabla de implicantes primos semicíclica es cíclica si los costos de todos los renglones
son iguales.

mcfs y vuo
Ejemplo 1.- Simplificar la función f0 por el método de Quine McCluskey
f 0 (x1 , x2 , x3 , x4, x5 ) =  (0,2,4,5,6,7,8,10,14,17,18,21,29,31) +  (11,20,22)

m d
Representación binaria Números Números

Indice Decimal
de cada termino decimales 1ª Reducción decimales 2ª Reducción
0 0 00000  0, 2 000-0  0, 2, 4, 6 00--0 E
1 2 00010  0, 4 00-00  0, 2, 8, 10 0-0-0 F
4 00100  0, 8 0-000  2, 6, 10, 14 0--10 G
8 01000  2, 6 00-10  2, 6, 18, 22 -0-10 H
2 5 00101  2, 10 0-010  4, 5, 6, 7 001-- I
6 00110  2, 18 -0010  5, 5, 20, 21 -010- J
10 01010  4, 5 0010-  4, 20, 6, 22 -01-0 K
17 10001  4, 6 001-0 
18 10010  4, 20 -0100  ❑ Una vez ordenadas las
20 10100  8, 10 010-0  representaciones binarias
3 7 00111  5, 7 001-1  (tercera columna), iniciar las
comparaciones
11 01011  5, 21 -0101  ❑ Al comparar una representación
14 01110  6, 7 0011-  binaria, marcarla con 
21 10101  6, 14 0-110  ❑ En 2ª reducción, sí aparece una
comparación ya existente, es
22 10110  6, 22 -0110  redundante y no la considere.
4 29 11101  10, 14 01-10  ❑ Clasificar con una literal las
5 31 11111  10, 11 0101- A reducciones no comparadas
17, 21 10-01 B
18, 22 10-10 
20, 21 1010- 
20, 22 101-0 
21, 29 1-101 C
29, 31 111-1 D
0 2 4 5 6 7 8 10 14 17 18 21 29 31
A x
*B  x
C x x
*D x 
E x x x x
*F x x  x
*G x x x 
*H x x 
*I x x x 
J x x x
K x x
NOTA: En esta tabla no aparecen los md (11, 20, 22)
f 0 (x1 , x2 , x3 , x4, x5 ) = *B + *D + *F + *G + *H + *I Observe las columnas de

reducción, ahí los renglones:
f 0 (x1 , x2 , x3 , x4, x5 ) = X 1 X 2' X 4' X 5 + X 1 X 2 X 3 X 5 + X 1' X 3' X 5' + X 1' X 4 X 5' + X 2' X 4 X 5' + X 1' X 2' X 3 B, D, F, G, H, e I son el
resultado simplificado.

mcfs y vuo
Inicio
Una función de conmutación en la forma

canónica de suma de productos
Determine todos los implicantes primos

por el procedimiento tabular
Construya la tabla de implicantes primos
Encontrar los implicantes primos

esenciales, eliminarlos de la tabla e
incluirlos en la forma mínima
Si no se involucro alguna tabla cíclica, se obtuvo ya

¿Se han la forma mínima. De otro modo repetir para otros
cubierto renglones de mínimo costo para encontrar la forma
todas las mínima.
columnas?
No
Fin
Elimina los renglones dominados y las
columnas dominantes
No
¿Es la tabla
cíclica o
semicíclica?
Si
Eliminar alguno de los renglones de menor

costo que no se haya elegido previamente e
incluirlo en la forma mínima
Gráfica de flujo para algoritmo de simplificación por Quine Mc Cluskey

mcfs y vuo
II CIRCUITOS COMBINACIONALES. En ellos, las funciones de salida

dependen únicamente de las combinaciones de las variables de entrada
2.1 CIRCUITOS COMBINACIONALES.
X1 LOGICA Z1
: :
Xn COMBINACIONAL Zn
Diagrama a bloque de los circuitos combinacionales.
2.2 COMPUERTAS LOGICAS.
Tabla de
Compuerta Símbolo verdad Ecuación Analogía
A B Y
0 0 0
AND 0 1 0 Y = A B
1 0 0
1 1 1
A B Y
0 0 0
OR 0 1 1 Y=A+B
1 0 1
1 1 1
NOT A Y
0 1
Y = A´ = A
1 0

mcfs y vuo
A B Y
0 0 1
Y = (A*B)´=
0 1 1
NAND 1 0 1 AB
1 1 0 = A' + B'
A B Y
0 0 1 Y = A+ B
NOR 0 1 0 = (A+B)'
1 0 0 =A' * B'
1 1 0
A B Y
0 0 0
0 1 1 Y=AB=
1 0 1
OR-EX 1 1 0 AB´+ A´B
2.3 DISEÑO DE UN MEDIO SUMADOR BINARIO.
A B C S
A C(A,B) = ∑m (3) ≡ A*B
+ B S(A,B) = ∑m (1,3) = A´B + AB´ ≡ A  B 0 0 0 0 0
C S 1 0 1 0 1
2 1 0 0 1
3 1 1 1 0

mcfs y vuo
SUMADOR BINARIO COMPLETO. Entradas Salidas

Cin A B Cout S
Cin Cout =∑m (3,5,6,7) = CinÁB + Cin A´B + Cin AB´+ Cin AB 0 0 0 0 0 0
+ A S =∑m (1,24,7) = CinÁ´B + CinÁB´+ Cin A´B´+ Cin AB 1 0 0 1 0 1
B Cout ≡ AB + ( A  B ) Cin 2 0 1 0 0 1
Cout S S ≡ Cin  ( A  B ) 3 0 1 1 1 0
4 1 0 0 0 1
5 1 0 1 1 0
6 1 1 0 1 0
7 1 1 1 1 1
Tabla con variables de entrada y
funciones Booleanas de salida
Circuito combinacional de un sumador completo
2.4 MEDIO RESTADOR BINARIO. A B  D

0 0 0 0 0
A (A,B) =∑m (1) = A´B 1 0 1 1 1
- B D(A,B) = ∑m (1,2) = A´B + AB´ 2 1 0 0 1
3
 D D≡AB 1 1 0 0
RESTADOR BINARIO COMPLETO.

in A B out D
out (A,B) = ∑m (1,2,3,7) ≡ in´(A  B) + AB 0 0 0 0 0 0
1 0 0 1 1 1
D (A,B) = ∑m (1,2,4,7) ≡ in  A  B 2 0 1 0 1 1
3 0 1 1 1 0
4 1 0 0 0 1
5 1 0 1 0 0
6 1 1 0 0 0
7 1 1 1 1 1

mcfs y vuo
Diseño de un circuito combinacional que sume dos términos, cada uno de ellos de 2 bits.
B1B0
B1 + A1A0
B0 F2 F2F1F0
B +A F1
A1 F0
A0
B1 B0 A1 A0 F2 F1 F0 4
0 0 0 0 0 0 0 0 F0 =  (1,3,4,6,9,11,12,14)  B0  A0
1 0 0 0 1 0 0 1 n =1
2 0 0 1 0 0 1 0
3 0 0 1 1 0 1 1
4 0 1 0 0 0 0 1 4
5 0 1 0 1 0 1 0 F1 =  (2,3,5,6,8,9,12,15)  (B0A0)  (B1  A1)
6 0 1 1 0 0 1 1 n =1
7 0 1 1 1 1 0 0
8 1 0 0 0 0 1 0
4
F2 =  (7,10,11,13,14,15) 
9 1 0 0 1 0 1 1
10 1 0 1 0 1 0 0
11 1 0 1 1 1 0 1 n =1
12 1 1 0 0 0 1 1
13 1 1 0 1 1 0 0
14 1 1 1 0 1 0 1
15 1 1 1 1 1 1 0
A1 A0 A1 A0 A1 A0
00 01 11 10 00 01 11 10 00 01 11 10
B1 B0 00 0 1 1 0 B1 B0 B1 B0 00 0 0 0 0
00 0 0 1 1
01 1 0 0 1 01 0 1 0 1 01 0 0 1 0
11 1 0 0 1 11 1 0 1 0 11 0 1 1 1
10 0 1 1 0 10 1 1 0 0 10 0 0 1 1
F1 = B´1B´0A1 + B´1A1A´0 +
F0 = B´0AO +B0A´0 B1B´0A´1 + B1A´1A´0+ F2 = B1A1 + B1B0A0 + B0A1A0
= B0  A0 B´1B0A´1A0 + B1B0A1A0
= B´1A1(B´0 + A´0)
+ B1A´1(B´0 + A´0)
+ B0A0(B´1A´1 + B1A1)
= (B´0 + A´0)( B´1A1 + B1A´1)
+ B0A0(B´1A´1 + B1A1)
= (B0A0)´(B1  A1)
+ (B0A0)(B1  A1)´
= (B0A0)  (B1  A1)

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Diseño de un circuito combinacional que reste dos cantidades binarias, cada una de ellas de 2 bits, e
indique el signo.
B1B0 Fs → Función Signo

B1 - A1A0 Fs = 0 → Para resultado positivo
B0 FS FSD1D0 Fs = 1 → Para resultado negativo
B -A D1
A1 D0
A0
Entradas Salidas
B1 B0 A1 A0 FS D1 D0
4
0 0 0 0 0 0 0 0
D0 (B1B0 A1 A0 ) =  (1,3,4,6,9,11,12,14)  B0  A0
1 0 0 0 1 1 0 1 n =1
2 0 0 1 0 1 1 0
3 0 0 1 1 1 1 1
4 0 1 0 0 0 0 1 4
5 0 1 0 1 0 0 0 D1 (B1 B0 A1 A0 ) =  (2,3,7,8,12,13)  B1A´1 (B0 + A´0)
6 0 1 1 0 1 0 1 n =1 + B´1A1 (B´0+ A0)
7 0 1 1 1 1 1 0
8 1 0 0 0 0 1 0
4
FS (B1 B0 A1 A0 ) =  (1,2,3,6,7,11)  B´1A1+B´1B´0A0+B´0A1A0
9 1 0 0 1 0 0 1
10 1 0 1 0 0 0 0
11 1 0 1 1 1 0 1 n =1 =B´1A1+ B´0A0 (B´1+A1)
12 1 1 0 0 0 1 1
13 1 1 0 1 0 1 0
14 1 1 1 0 0 0 1
15 1 1 1 1 0 0 0

A1 A0
A1 A0 A1 A0
00 01 11 10
B1 B0 00 0 1 1 0 00 01 11 10
00 01 11 10
01 1 0 0 1 B1 B0 B1 B0 00 0 1 1 1
00 0 0 1 1
11 1 0 0 1 01 0 0 1 0 01 0 0 1 1
10 0 1 1 0 11 1 1 0 0 11 0 0 0 0
D0 = B´0A0 +B0A´0 10 1 0 0 0 10 0 0 1 0
B0  A0 D1 = B1B0A´1 + B1A´1A´0+ FS =B´1A1+B´1B´0A0+B´0A1A0
B´1A1+ B´0A0 (B´1+A1)
+ B´1B´0A1+ B´1A1A0
= B1A´1 (B0 + A´0) +
+ B´1A1 (B´0+ A0)

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EJEMPLOS: Simplifique.
•  +
A B+
AB + A + B + 
 X
AB ( )
X
SUGERENCIA:
X X
A + B y AB SON COMPLEMENTOS
1 0
1+ 0= 1
• fb = (A + B + AB ) A + B AB ( ) ( X )´ = X
• A + B + AB + C = Fc  ( X ) ´  '= X
• fd = (A + B + AB )C
OBTENGA LA FUNCION DEL SIGUIENTE CIRCUITO
CIN
2.5 SUMADOR BINARIO DE 4 BITS.
A3
CIN A2 COUT
+ A3 A2 A1 A0 B A A1 Σ3
B3 B2 B1 B0 A0 Σ2
FULL B3 Σ1
ADDER
COUT Σ3 Σ2 Σ1 Σ0 B2 Σ0
B1
B0
COUT Σ
A3 B3 A2 B2 A1 B1 A0 B0 CIN
COUT CIN COUT CIN COUT CIN COUT CIN
Σ3 Σ2 Σ1 Σ0

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2.6 SUMADOR BCD.
2.7 DETECTOR DE PARIDAD.

BA
D C B A Y Z
00 01 11 10
0 0 0 0 1 0
DC 00 1 0 1 0
0 0 0 1 0 0 01 0 1 0 1
0 0 1 0 0 0 11 1 0 0 0
0 0 1 1 1 1 10 0 1 0 1
0 1 0 0 0 0
0 1 0 1 1 1 4
0 1 1 0 1 1 fy =  (0,3,5,6,9,10,12)
0 1 1 1 0 0 n =1
1 0 0 0 0 0
1 0 0 1 1 1 00 01 11 10
00 0 0 1 0
1 0 1 0 1 1
01 0 1 0 1
1 0 1 1 0 0 11 1 0 1 0
1 1 0 0 1 1 10 0 1 0 1
1 1 0 1 0 0
1 1 1 0 0 0 4
1 1 1 1 0 1 fz =  (3,5,6,9,10,12,15)
n =1
EJERCICIO:
Dibuje el diagrama correspondiente a las ecuaciones dadas del detector de paridad.

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2.8 FAMILIAS LÓGICAS INTEGRACIÓN:
RTL Resistor Transistor Logic SSI.- Small Escale Integration (1-12 Compuertas)
DTL Diode Transistor Logic
TTL Transistor Transistor Logic MSI.- Medium Sacle Integration (13-99)
CTL Complementary Transistor Logic
ECL Emitter Coupled Logic LSI.- Large Scale Integration (100-1000)
MOS Metal Oxide Semiconductor VLSI.- Very Large Scale Integration (1000)
CMOS Complementary Metal Oxide Semiconductor
IIL Integrated Injection Logic
TABLA COMPARATIVA ENTRE FAMILIAS

Tiempo de Potencia Margen de
Familia Propagación Disipada Ruido Típico Típico
Lógica Compuerta (ns) (mW) (V) Fan In Fan Out
RTL NOR 50 10 0.2 3 4
DTL NAND 25 15 0.7 8 8
TTL NAND 10 20 0.4 8 12
CTL AND 5 50 0.4 5 25
ECL OR/NOR 2 50 0.4 5 25
MOS NAND 250 1 2.5 10 5
CMOS NOR 30 0.05 W 45 % del VDD 10 100
IIL NOR 40 1 0.35 16 8
SERIES TTL:
Básica 54/74
High - Speed 54H/74H
Low Power Disipation 54L/74L
Very High Speed 54S/74S
Low Power & Very High Speed 54LS/74LS
Super Schottky 54SS/74SS
TABLA COMPARATIVA ENTRE SERIES TTL

Tiempo de Potencia
Propagación Disipada
Serie (ns) (mW)
54/74 10 10
54H/74H 66 22
54L/74L 33 1
54S/74S 3 19
54LS/74LS 9.5 3
54SS/74SS 2 22

mcfs y vuo

mcfs y vuo

mcfs y vuo

mcfs y vuo

mcfs y vuo
2.9 TIPOS DE LÓGICA.
Positiva
Clasificación Negativa
Mixta.- Es la combinación de ambas lógicas positiva y negativa.
"1" ⎯
⎯→ 5 V "1" ⎯
⎯→ 0V
LÓGICA POSITIVA LÓGICA NEGATIVA
"0" ⎯
⎯→ 0 V "0" ⎯
⎯→ 5 V
EJEMPLO:
Lógica Positiva. Lógica Negativa.
2.10 CIRCUITOS DE TRES ESTADOS.
S A Y
◦ 0 0 Z
1 0 1
1 1 0
S A Y
0 0 1
◦◦ 0 1 0
1 0 Z

mcfs y vuo
2.11 CÓDIGOS
Código ASCII
El American Standard Code for Information Interchange (ASCII, código estándar

americano para el incremento de información) es un código alfanumérico universalmente
aceptado, que se usa en la mayoría de los computadores y otros equipos electrónicos. La
mayor parte de los teclados de computador se estandarizan de acuerdo con el código
ASCII, y cuando se pulsa una letra, un numero o un comando de control, es el código
ASCII el que se introduce en el computador.
El código ASCII dispone de 128 caracteres que se representan mediante un código

binario de 7 bits. Realmente, el código ASCII puede considerarse como un código de 8 bits
en el que el MSB (bit más significativo) siempre es 0 (en hexadecimal, de 0 hasta 7F). Los
primeros 28 caracteres ASCII son comandos no gráficos, que nunca se imprimen o
presentan en pantalla, y solo se utilizan para propósitos de control. Los demás caracteres
son símbolos gráficos que pueden imprimirse o mostrarse en pantalla, e incluyen las letras
de alfabetos (mayúsculas y minúsculas), los diez dígitos decimales, los signos de
puntuación y otros símbolos comúnmente utilizados.
Caracteres de control Símbolos gráficos

Nom Dec Binario Hex Símb Dec Binario Hex Símb Dec Binario Hex Símb Dec Binario Hex
NUL 0 0000000 00 space 32 0100000 20 @ 64 1000000 40 ` 96 1100000 60
SOH 1 0000001 01 ! 33 0100001 21 A 65 1000001 41 a 97 1100001 61
STX 2 0000010 02 " 34 0100010 22 B 66 1000010 42 b 98 1100010 62
ETX 3 0000011 03  35 0100011 23 C 67 1000011 43 c 99 1100011 63
EOT 4 0000100 04 $ 36 0100100 24 D 68 1000100 44 d 100 1100100 64
ENQ 5 0000101 05 % 37 0100101 25 E 69 1000101 45 e 101 1100101 65
ACK 6 0000110 06 & 38 0100110 26 F 70 1000110 46 f 102 1100110 66
BEL 7 0000111 07 ' 39 0100111 27 G 71 1000111 47 g 103 1100111 67
BS 8 0001000 08 ( 40 0101000 28 H 72 1001000 48 h 104 1101000 68
HT 9 0001001 09 ) 41 0101001 29 I 73 1001001 49 i 105 1101001 69
LF 10 0001010 0A * 42 0101010 2A J 74 1001010 4A j 106 1101010 6A
VT 11 0001011 0B + 43 0101011 2B K 75 1001011 4B k 107 1101011 6B
FF 12 0001100 0C , 44 0101100 2C L 76 1001100 4C l 108 1101100 6C
CR 13 0001101 0D - 45 0101101 2D M 77 1001101 4D m 109 1101101 6D
SO 14 0001110 0E . 46 0101110 2E N 78 1001110 4E n 110 1101110 6E
SI 15 0001111 0F / 47 0101111 2F O 79 1001111 4F o 111 1101111 6F
DEL 16 0010000 10 0 48 0110000 30 P 80 1010000 50 p 112 1110000 70
DC1 17 0010001 11 1 49 0110001 31 Q 81 1010001 51 q 113 1110001 71
DC2 18 0010010 12 2 50 0110010 32 R 82 1010010 52 r 114 1110010 72
DC3 19 0010011 13 3 51 0110011 33 S 83 1010011 53 s 115 1110011 73
DC4 20 0010100 14 4 52 0110100 34 T 84 1010100 54 t 116 1110100 74
NAK 21 0010101 15 5 53 0110101 35 U 85 1010101 55 u 117 1110101 75
SYN 22 0010110 16 6 54 0110110 36 V 86 1010110 56 v 118 1110110 76
ETB 23 0010111 17 7 55 0110111 37 W 87 1010111 57 w 119 1110111 77
CAN 24 0011000 18 8 56 0111000 38 X 88 1011000 58 x 120 1111000 78
EM 25 0011001 19 9 57 0111001 39 Y 89 1011001 59 y 121 1111001 79
SUB 26 0011010 1A : 58 0111010 3A Z 90 1011010 5A z 122 1111010 7A
ESC 27 0011011 1B ; 59 0111011 3B [ 91 1011011 5B { 123 1111011 7B
FS 28 0011100 1C < 60 0111100 3C \ 92 1011100 5C | 124 1111100 7C
GS 29 0011101 1D = 61 0111101 3D ] 93 1011101 5D } 125 1111101 7D
RS 30 0011110 1E > 62 0111110 3E ^ 94 1011110 5E ~ 126 1111110 7E
US 31 0011111 1F ? 63 0111111 3F _ 95 1011111 5F Del 127 1111111 7F
Table American Standard Code for Information Interchange.

mcfs y vuo
SIMBOLO DEC HEX SIMBOLO DEC HEX SIMBOLO DEC HEX SIMBOLO DEC HEX
Ç 128 80 á 160 A0  192 C0  224 E0
Ü 129 81 í 161 A1 ┴ 193 C1  225 E1
É 130 82 ó 162 A2 ┬ 194 C2  226 E2
Â 131 83 ú 163 A3 ├ 195 C3  227 E3
Ä 132 84 ñ 164 A4 ─ 196 C4  228 E4
À 133 85 Ñ 165 A5 ┼ 197 C5  229 E5
Å 134 86 ª 166 A6 ╞ 198 C6

230 E6
Ç 135 87 º 167 A7 ╟ 199 C7

231 E7
Ê 136 88 ¿ 168 A8 ╚ 200 C8 232 E8
Ë 137 89 ⌐ 169 A9 ╔ 201 C9  233 E9
È 138 8A ¬ 170 AA ╩ 202 CA  234 EA
Ï 139 8B ½ 171 AB ╦ 203 CB  235 EB
Î 140 8C ¼ 172 AC ╠ 204 CC  236 EC
Ì 141 8D ¡ 173 AD ═ 205 CD  237 ED
Ä 142 8E « 174 AE ╬ 206 CE  238 EE
Å 143 8F » 175 AF ╧ 207 CF  239 EF
É 144 90 ░ 176 B0 ╨ 208 D0  240 F0
Æ 145 91 ▒ 177 B1 ╤ 209 D1  241 F1
Æ 146 92 ▓ 178 B2 ╥ 210 D2  242 F2
Ô 147 93 ┃ 179 B3 ╙ 211 D3  243 F3
Ö 148 94 ┥ 180 B4 ╘ 212 D4 244 F4
╒ 
Ò 149 95 ╡ 181 B5 213 D5 ∫ 245 F5
Û 150 96 182 B6 ╓ 214 D6 ÷ 246 F6
╢
Ù 151 97 183 B7 ╫ 215 D7 ≈ 247 F7
╖ ╪
Ÿ 152 98 184 B8 216 D8 ° 248 F8
╕ ┘ ·
Ö 153 99 ╣ 185 B9 217 D9 249 F9
┌ .
Ü 154 9A ║ 186 BA 218 DA √ 250 FA
¢ 155 9B ╗ 187 BB █ 219 DB 251 FB
▄ 
£ 156 9C ╝ 188 BC 220 DC 252 FC
¥ 157 9D ╜ 189 BD
▌ 221 DD 253 FD
▐ ²
₧ 158 9E ╛ 190 BE 222 DE ■ 254 FE
ƒ ┐ ▀
159 9F 191 BF 223 DF 255 FF
Tabla de caracteres de código ASCCII extendido, junto a su representación decimal y hexadecimal.
EJEMPLO: Determinar los códigos que se han introducido a través del teclado del
computador cuando se han tecleado la secuencia BASIC siguiente. Expresar también cada
entrada en notación hexadecimal.
20 PRINT "A=";X
Carácter Binario Hexadecimal

2 0110010 32H
0 0110000 30H
Space 0100000 20H
P 1010000 50H
R 1010010 52H
I 1001001 49H
N 1001110 4EH
T 1010100 54H
Space 0100000 20H
" 0100010 22H
A 1000001 41H
= 0111101 3DH
" 0100010 22H
; 0111011 3BH
X 1011000 58H

mcfs y vuo
2.12 DECODIFICADOR BINARIO A BINARIO EXCESO 3 (DISEÑO).

4
D C B A f1 f2 f3 f4 f5
f5 (D,C,B,A) =  (0,2,4,6,8,10,12,14)
n =1
0 0 0 0 0 0 0 1 1
0 0 0 1 0 0 1 0 0 4
0
0
0
0
1
1
0
1
0
0
0
0
1
1
0
1
1
0
f4(D,C,B,A) =  (0,3,4,7,8,11,12,15)
n =1
0 1 0 0 0 0 1 1 1
0 1 0 1 0 1 0 0 0 4
0
0
1
1
1
1
0
1
0
0
1
1
0
0
0
1
1
0
f3(D,C,B,A) =  (1,2,3,4,9,10,11,12)
n =1
1 0 0 0 0 1 0 1 1
4
 (5,6,7,8,9,10,11,12)
1 0 0 1 0 1 1 0 0
1 0 1 0 0 1 1 0 1 f2(D,C,B,A) =
n =1
1 0 1 1 0 1 1 1 0
1 1 0 0 0 1 1 1 1 4
1
1
1
1
0
1
1
0
1
1
0
0
0
0
0
0
0
1
f1(D,C,B,A) =  (13,14,15)
n =1
1 1 1 1 1 0 0 1 0
DC/BA 00 01 11 10 DC/BA 00 01 11 10 DC/BA 00 01 11 10

00 1 0 0 1 00 1 0 1 0 00 0 1 1 1
01 1 0 0 1 01 1 0 1 0 01 1 0 0 0
11 1 0 0 1 11 1 0 1 0 11 1 0 0 0
10 1 0 0 1 10 1 0 1 0 10 0 1 1 1
f5 ≡ A´ f4 ≡ BÁ´ + BA f3 ≡ CÁ + C´B + CBÁ´
DC/BA 00 01 11 10 DC/BA 00 01 11 10
00 0 0 0 0 00 0 0 0 0
01 0 1 1 1 01 0 0 0 0
11 1 0 0 0 11 0 1 1 1
10 1 1 1 1 10 0 0 0 0
f2 ≡ DC´+DBÁ´+ DĆA+DĆB f1 ≡ DCA + DCB

mcfs y vuo
2.13 DECODIFICADOR BINARIO A BCD (DISEÑO).
ENTRADAS SALIDAS DC/BA 00 01 11 10

DECIMAL D C B A E1 D1 C1 B1 A1 00 0 0 1 1
0 0 0 0 0 0 0 0 0 0 01 0 0 1 1
1 0 0 0 1 0 0 0 0 1 11 1 1 0 0
2 0 0 1 0 0 0 0 1 0 10 0 0 0 0
3 0 0 1 1 0 0 0 1 1
4 0 1 0 0 0 0 1 0 0 B1 ≡ D’B + DCB’
5 0 1 0 1 0 0 1 0 1
6 0 1 1 0 0 0 1 1 0 DC/BA 00 01 11 10
7 0 1 1 1 0 0 1 1 1 00 0 0 0 0
8 1 0 0 0 0 1 0 0 0 01 0 0 0 0
9 1 0 0 1 0 1 0 0 1 11 0 0 0 0
10 1 0 1 0 1 0 0 0 0 10 1 1 0 0
11 1 0 1 1 1 0 0 0 1
12 1 1 0 0 1 0 0 1 0 D1 ≡ DC’B’
13 1 1 0 1 1 0 0 1 1
14 1 1 1 0 1 0 1 0 0
15 1 1 1 1 1 0 1 0 1
DC/BA 00 01 11 10
00 0 1 1 0
01 0 1 1 0
11 0 1 1 0
10 0 1 1 0
A1 ≡ A
DC/BA 00 01 11 10
00 0 0 0 0
01 1 1 1 1
11 0 0 1 1
10 0 0 0 0
C1 ≡ D’ C + CB
DC/BA 00 01 11 10
00 0 0 0 0
01 0 0 0 0
11 1 1 1 1
10 0 0 1 1
E1 ≡ DC + DB

mcfs y vuo
2.14 DECODIFICADOR BCD A 7 SEGMENTOS (DISEÑO).
Introducción: Una vez que ya hemos visto como funcionan los decodificadores sería
interesante saber como se despliegan los números digitales en un reloj. Pues bien ya se ha
comentado que los relojes digitales trabajan con el sistema binario, bien, el código BCD es
un sistema binario codificado en decimal y para que se vea en dígitos decimales se requiere
de un decodificador BCD a 7 segmentos. Esto resulta de gran ayuda porque si no,
tendríamos que leer la hora en binario y después tener que transformarla a decimal
mentalmente.
4
m (0,2,3,5,6,7,8,9 ) +  X (10,11,12,13,14,15)
4
D C B A fg ff fe fd fc fb fa
fa (D,C,B,A) =

n =1
n =1
0 0 0 0 0 0 1 1 1 1 1 1  D + B + CA + C ' A'
4
1 0 0 0 1 0 0 0 0 1 1 0
2 0 0 1 0 1 0 1 1 0 1 1
fb (D,C,B,A) =
 (0,1,2,3,4,7,8,9) = C'+ B' A'+ BA
n =1
3 0 0 1 1 1 0 0 1 1 1 1 4
4 0 1 0 0 1 1 0 0 1 1 0
fc (D,C,B,A) =
 (0,1,3,4,5,6,7,8,9) = B'+ A + C
n =1
5 0 1 0 1 1 1 0 1 1 0 1 4
6 0 1 1 0 1 1 1 1 1 0 1 fd (D,C,B,A) =  (0,2,3,5,6,8,9) = D + C´B + CÁ´+ BA´+CBÁ´

n =1
7 0 1 1 1 0 0 0 0 1 1 1 4
8 1 0 0 0 1 1 1 1 1 1 1 fe (D,C,B,A) =
 (0,2,6,8) = BA'+C' A'
n =1
9 1 0 0 1 1 1 0 1 1 1 1 4
a
ff (D,C,B,A) =  (0,4,5,6,8,9) = D + B' A'+CB'+CA'
n =1
b 4
 (2,3,4,5,6,8,9) = D + CB'+ BA'+C ' B

DC/BA 00 01 11 10 f g fg (D,C,B,A) =
00 1 0 1 1
01 B0 1 1 1 e c n =1
11 x x x x b
10 1 1 x x d
fa ≡ D + B + CA + CÁ´
DC/BA 00 01 11 10
00 1 1 1 1
01 1 0 1 0
11 x x x x
10 1 1 x x
fb ≡ C´ + BÁ´ + BA
DC/BA 00 01 11 10
00 1 1 1 0
01 1 1 1 1
11 x x x x
10 1 1 x x
fc ≡ B´ + A + C
DC/BA 00 01 11 10 DC/BA 00 01 11 10 DC/BA 00 01 11 10 DC/BA 00 01 11 10

00 1 0 1 1 00 1 0 0 1 00 1 0 0 0 00 0 0 1 1
01 0 1 0 1 01 0 0 0 1 01 1 1 0 1 01 1 1 0 1
11 x x x x 11 x x x x 11 x x x x 11 x x x x
10 1 1 x x 10 1 0 x x 10 1 1 x x 10 1 1 x x
fd ≡ D + C´B + CÁ´ + BA´ + CBÁ fe ≡ CÁ´ + BA´ ff ≡ D + BÁ´ + CB´ + CA´ fg ≡ D + CB´+BA´+ C´B

mcfs y vuo
2.15 DECODIFICADOR BINARIO A DECIMAL (DISEÑO).
A B C D f0 f1 f2 f3 f4 f5 f6 f7 f8 f9
f0 = D'C'B'A'
0 0 0 0 1 0 0 0 0 0 0 0 0 0
0 0 0 1 0 1 0 0 0 0 0 0 0 0 f1 = D'C'B'A
0 0 1 0 0 0 1 0 0 0 0 0 0 0 f2 = D'C'BA'
0 0 1 1 0 0 0 1 0 0 0 0 0 0 f3 = D'C'BA
0 1 0 0 0 0 0 0 1 0 0 0 0 0 f4 = D'CB'A'
0 1 0 1 0 0 0 0 0 1 0 0 0 0 f5 = D'CB'A
0 1 1 0 0 0 0 0 0 0 1 0 0 0 f6 = D'CBA'
0 1 1 1 0 0 0 0 0 0 0 1 0 0 f7 = D'CBA
1 0 0 0 0 0 0 0 0 0 0 0 1 0 f8 = DC'B'A'
1 0 0 1 0 0 0 0 0 0 0 0 0 1 f9 = DC'B'A
DIAGRAMA:

mcfs y vuo
2.16 DECODIFICADOR BINARIO A GRAY:

CODIGO GRAY
Un código ciclico se puede definir como cualquier código en el que, para cualquier
palabra de código, un corrimiento circular produce otra palabra del código. El código
gray es uno de los tipos mas comunes de códigos ciclicos y tiene la característica de que
las palabras de código para dos números consecutivos difieren solo en un bit. Es decir,
la distancia entre las dos palabras de código es uno. En general, la distancia entre dos
palabras de código binario es igual al número de bits en que difieren las dos palabras.
TABLA:
4
 (1,2,5,6,7,9,10,13,14) = B  A
D C B A D´ C´ B´ A´ A´(D,C,B,A) =
0 0 0 0 0 0 0 0 n =1
0 0 0 1 0 0 0 1 4
0 0 1 0 0 0 1 1 B´(D,C,B,A) =
 (2,3,4,5,10,11,12,13) = C  B
n =1
0 0 1 1 0 0 1 0 4
0 1 0 0 0 1 1 0 C´(D,C,B,A) =  (4,5,6,7,8,9,10,11,) = D  C
0 1 0 1 0 1 1 1 n =1
4
 (8,9,10,11,12,13,14,15) = D
0 1 1 0 0 1 0 1 D´(D,C,B,A) =
0 1 1 1 0 1 0 0 n =1
1 0 0 0 1 1 0 0
1 0 0 1 1 1 0 1
1 0 1 0 1 1 1 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0
DIAGRAMA DEL CODIGO GRAY:

mcfs y vuo
2.17 DECODIFICADOR BINARIO A HEXADECIMAL (DISEÑO).

f0 = D'C'B'A'
A B C D f0 f1 f2 f3 f4 f5 f6 f7 f8 f9 fA fB fC fD fE fF f1 = D'C'B'A
0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
f2 = D'C'BA'
0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 f3 = D'C'BA
0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 f4 = D'CB'A'
0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 f5 = D'CB'A
0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 f6 = D'CBA'
0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 f7 = D'CBA
0 1 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 f8 = DC'B'A'
1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 f9 = DC'B'A
1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 fA = DC'BA'
1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 fB = DC'BA
1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0
fC = DCB'A'
1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0
1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 fD = DCB'A
1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 fE = DCBA'
1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 fF = DCBA
DIAGRAMA:

mcfs y vuo
2.18 MULTIPLEXORES.
Un multiplexor (MUX) es un dispositivo que permite dirigir la información digital

procedente de diversas fuentes a una única línea para ser transmitida a través de dicha línea
a un destino común. El multiplexor típico posee varias líneas de entrada de datos y una
única línea de salida. También posee entradas de selección de datos, que permiten conmutar
los datos digitales provenientes de cualquier entrada hacia la línea de salida. A los
multiplexores también se les conoce como selectores de datos.
Símbolo lógico de un multiplexor (MUX) de cuatro entradas:

Entradas:
Salida:
A3
A2 S1 S0 Y
A1 0 0 A0
0 1 A1
A0 Mux 4-1 Y
1 0 A2
1 1 A3
S1
S0
Diagrama de un multiplexor integrado:

mcfs y vuo
2.19 DEMULTIPLEXORES.
Un demultiplexor (DEMUX) básicamente realiza la función contraria a la del

multiplexor, recoge datos de una línea y las distribuye a un númeo determinado de líneas de
salida. Por este motivo, los demultiplexores se conocen también como distribuidores de
datos. Los decodificadores pueden utilizarse también como demultiplexores.
La siguiente figura muestra un circuito demultiplexor (DEMUX) de 1-línea a

4-líneas. La línea de entrada de datos está conectada a todas las puertas AND. Las dos
líneas de selección de datos activan únicamente una puerta cada vez y los datos que
aparecen en la línea de entrada de datos pasarán a través de la puerta seleccionada hasta la
línea de salida de datos asociada.
DIAGRAMA:
Líneas de
salida
Líneas de de trabajo
selección
EJERCICIO:
Del siguiente diagrama determine la salida para los sigueintes estados de entradas:
D0=0, D1=1, D2=1, D3=0, S0=1,S1=0
MUX
S0 0
0 G
3
S1 1 Y
D0 0
D1 1
D2 2
D3 3

mcfs y vuo
2.20 COMPARADOR DE MAGNITUD DE DOS BITS.
A1
A0 Circuito f A>B
B1 Combinacional f A=B
B0 f A<B
B1B0
00 01 11 10
ENTRADAS SALIDAS A1A0
00 0 0 0 0
A1 A0 B1 B0 fA>B fA=B fA<B 01 1 0 0 0
0 0 0 0 0 0 1 0 11 1 1 0 1
1 0 0 0 1 0 0 1 10 1 1 0 0
2 0 0 1 0 0 0 1 fA>B = A1B’1 + A0B’1B’0 + A1A0B´0
3 0 0 1 1 0 0 1
4 0 1 0 0 1 0 0 00 01 11 10
00 1 0 0 0
5 0 1 0 1 0 1 0
01 0 1 0 0
6 0 1 1 0 0 0 1 11 0 0 1 0
7 0 1 1 1 0 0 1 10 0 0 0 1
8 1 0 0 0 1 0 0 fA=B = (A1B1)´(A0B0)´
9 1 0 0 1 1 0 0
10 1 0 1 0 0 1 0 00 01 11 10
11 1 0 1 1 0 0 1 00 0 1 1 1
12 1 1 0 0 1 0 0 01 0 0 1 1
11 0 0 0 0
13 1 1 0 1 1 0 0 10 0 0 1 0
14 1 1 1 0 1 0 0 fA<B = A’1B1 + A’1A’0B0 +A’0B1B0
15 1 1 1 1 0 1 0
DIAGRAMA:

mcfs y vuo
III CIRCUITOS SECUENCIALES
3.1 FLIP - FLOP's
En este tema, se van a tratar los circuitos biestables, monoestables y los dispositivos
lógicos estables, denominados multivibradores. Los dispositivos biestables se dividen en
flip-flops y latches. Los biestables poseen dos estados estables, denominados SET
(activación) y RESET (desactivación), en los cuales se pueden mantener indefinidamente,
por lo que estos dispositivos son muy adecuados como elementos de almacenamiento. La
diferencia básica entre latches y flip-flops es la manera en que cambian de un estado a otro.
Los flip-flops son los bloques básicos para la realización de contadores, registros y otros
circuitos de control secuencial. El multivibrador monoestable tiene un único estado estable.
Un monoestable produce un único impulso de anchura controlada cuando se activa o
dispara. El multivibrador estable no tiene ningún estado fijo y se emplea principalmente
como oscilador, es decir, como generador de señales automantenido. Los osciladores de
impulsos se emplean como fuentes de señales de temporización en los sistemas digitales.
• SR (SET- RESET)
• JK
• D
• T
x1 LÓGICA
z1
: :
xn COMBINACIONAL zn
Diagrama a bloque de los circuitos combinacionales.
x1 z1
: LÓGICA :
xn zm z = g ( x, y )
COMBINACIONAL
Y = h ( x, y )
y1 ... yr Yr ... Y1
MEMORIA
:

mcfs y vuo
Diagrama a bloque de los circuitos secuenciales.
x1, ..., xn ⎯
⎯→ entradas  x1   z1   y1  Y1 
z1, ..., zm ⎯
⎯→ salidas x  z  y  Y 
x =  2 z =  2 y =  2 Y =  2
y1, ..., yr ⎯
⎯→ Estado presente : : : :
Y1, ..., Yr ⎯
⎯→ Estado siguiente        
 xn  zn   yn  Yn 
En la práctica los diagramas y las tablas de estados se etiquetan con símbolos en lugar de vectores.
Consideremos un circuito secuencial con dos variables de estado presente y1 y y2. Entonces:
y 
y =  1  por tanto el vector y puede tener cualquiera de los estados posibles:
 y2 
0 0 1 1

y= =A y= =B y= =C y==D
0 1 0 1
Así, el circuito secuencial sólo tiene 4 estados posibles, y que llamamos A, B, C, y D. En general, si r
representa el número de dispositivos de memoria en un circuito con Ns estados, podemos escribir:
2 r −1  Ns  2 r
Ejemplo: Si tenemos un circuito secuencial con una variable de entrada x , dos variables de estado y1 y y2,
y una variable de salida z, podemos escribir:
Entradas: x=0 Estados [ y1 , y2 ] = [ 0 0] ≡ A

Representa la
x=1 [ y1 , y2 ]=[01]≡B transición
[ y1 , y2 ]=[10]≡C
Salidas: z=0 [ y1 , y2 ]=[11]≡D
z=1 Representa al
0/1
Estado
1/1
Estado Entrada x A C
Actual 0 1
A D/0 C/1 0/0
1/0
B B/1 A/0 1/0 0/0
C C/1 D/0
D A/0 B/1 B D
1/1
Tabla de Estados 0/1
x/z
Para una x = 0 1 1 0 1 0 1 1 0 0 Diagrama de Estados
Instante: 0 1 2 3 4 5 6 7 8 9 10
Estado Actual: A D B A D B B A C C C
Entrada: 0 1 1 0 1 0 1 1 0 0
Estado Siguiente: D B A D B B A C C C
Salida: 0 1 0 0 1 1 0 1 1 1
Cap. VI de Troy Tagle, Análisis y diseño de circuitos lógicos; PHH
mcfs y vuo
MÁQUINA DE MELAY.- Las Salidas x son funciones de las entradas x y del estado
actual y. Cap. VIII
x1 z1
: LÓGICA :
COMBINACIONAL
Y = h ( x, y )
y1 ... yr Yr ... Y1
MEMORIA
 x1   z1   y1  Y1 
z = g ( x, y ) x  z  y  Y 
x =  2 z =  2 y =  2 Y =  2
Y = h ( x, y ) : : : :
       
 xn  zn   yn  Yn 
Para una x = 0 1 1 0 1 0 Instante: 0 1 2 3 4 5 6

Estado Actual: A B A C A C A
Entrada: 0 1 1 0 1 0
Salida: 1 1 0 0 0 0
Estado siguiente B A C A C A
A
Tabla de Estados
1/0
1/1
0/1
0/0
T0 T1 T2 T3 T4 T5
B C Reloj
1/0
x/z Estado A B A C A C A
0/0
Diagrama de Estados
Entrada x
z = g ( x, y )
Salida z
Diagrama de Tiempo

mcfs y vuo
MÁQUINA DE MOORE.- Las Salidas z son funciones unicamente del estado actual y.
x1 z1
: LÓGICA :
COMBINACIONAL
Y = h ( x, y )
y1 ... yr Yr ... Y1
MEMORIA
1
W/0 X/1 0
Entrada x
Estado
0 0 Actual 0 1 Salida
1 1 W Y X 0
X X Y 1
Z X W 0
Y/0
Tabla de estados
z=g(y)
Diagrama de Estados
Ejemplo.- Considere la siguiente secuencia:

T0 T1 T2 T3 T4 T5
Reloj
Tiempo: 0 1 2 3 4 5 Estado W Y W X X Y
Estado Actual: W Y W X X Y X A
Entrada: 0 1 1 0 1 0
Salida: 0 0 0 1 1 0 Entrada x
Estado siguiente Y W X X Y X
Tabla de Estados
Salida z
Diagrama de Tiempo

mcfs y vuo
LATCHES:
El latch (cerrojo) es un tipo de dispositivo de almacenamiento de dos estados, que se
suele agrupar en una categoría diferente a las de los flip-flops. Básicamente, los latches son
similares a los flip-flops, ya que son también dispositivos de dos estados que pueden
permanecer en cualquiera de sus dos estados gracias a su capacidad de realimentación, lo
que consiste en conectar (realimentar) cada una de las salidas a la entrada opuesta. La
diferencia principal entre ambos tipos de dispositivos está en el método empleado para
cambiaar de estado.
LATCH S-R:
Un latch es un tipo de multivibrador biestable. Un latch S-R (Set-Reset) con entrada
activa a nivel alto se compone de dos puertas NOR acopladas tal como se muestra en la
figura (a); un latch S − R con entrada activa a nivel bajo está formado por dos compuertas
NAND conectadas tal como se muestra en la figura (b). Observe que la salida de cada
puerta se conecta a la entrada de la puerta opuesta. Esto origina la realimentación
(feedback) regenerativa característica de todos los multivibradores.
(a) Latch S-Rcon entrada (b) Latch S − R con entrada

activa a nivel alto activa a nivel bajo
FLIP-FLOPS DISPARADOS POR FLANCO:
Los flip-flops son dispositivos biestables síncronos. En este caso, el término
síncrono significa que la salida varía de estado únicamente en un instante específico de una
entrada de disparo denominada reloj (Clock,CLK), la cual recibe el nombre de entrada de
control, C. Esto significa que los cambios en la salida se producen sincronizadamente con
el reloj.
Un flip-flop es un dispositivo síncrono biestable. Un flip-flop disparado por flanco

cambia de estado con el flanco positivo (flanco de subida) o con el flanco negativo (flanco
de bajada) del impulso de reloj y es sensible a sus entradas sólo en esta transición del reloj.
Los símbolos lógicos de estos dispositivos se muestran en la siguiente figura. Observe que
pueden ser disparados por flanco positivo (no hay círculo en la entrada C) o por flanco
negativo (hay un círculo en la entrada C). La clave para identificar un flip-flop disparado
por flanco mediante su símbolo lógicola da el triángulo que se encuentra dentro del bloque
en la entrada del reloj (c). El triángulo se denomina indicador de entrada dinámica.

mcfs y vuo
FLIP FLOP - SR
SIMBOLO:
ENTRADAS SALIDAS
S - SET
R - RESET
Qn - ESTADO PRESENTE
Q' - ESTADO PRESENTE NEGADO
Qn+1 - ESTADO SIGUIENTE
3.2 TABLA DE FUNCION TABLA COMPARATIVA DE ESTADOS
S R Qn+1 S R Qn Qn+1 Qn Qn+1 S R Qn Qn+1 S R

0 0 Qn 0 0 0 0 0 0 0 0 0 0 0 X
0 0 1 1 0 1 0 1 1 0
0 1 0 0 1 0 0
1 0 1 0 1 1 0
0 1 1 0 1 0 0 1
1 1 no permitido 1 0 0 1 1 0 0 1 1 1 X 0
1 0 1 1 1 1 0 0
1 1 0 No 1 0
1 1 1 Permitidos
SIMBOLO:
CK SALIDAS
CK - PULSO DE RELOJ
TABLA DE FUNCION: COMPARATIVA DE ESTADOS:
J K Qn+1 J K Qn Qn+1 Qn Qn+1 J K Qn Qn+1 J K

0 0 Qn 0 0 0 0 0 0 0 0 0 0 0 X
0 0 1 1 0 1 0 1 1 X
0 1 0 0 1 0 0
1 0 1 0 1 1 0
0 1 1 0 1 0 X 1
1 1 Qń 1 0 0 1 1 1 1 1 X 0
1 0 1 1 1 0 0 1
1 1 0 1 1 1
1 1 1 0 1 1 0 0
1 0
mcfs y vuo
EJERCICIOS:
1. Diseñe un contador descendente de dos bits. Este es un circuito secuencial con dos flip-
flops y una entrada X. Cuando X=0, el estado de los flip-flops no cambia. Cuando X=1,
la secuencia de estado es 11, 10, 01, 00, 11 y repetición.
2. Diseñe un circuito secuencial con dos flip-flops JK: A y B; y dos entradas: E y X. Si

E=0, el circuito permanece en el mismo estado a pesar del valor de X. Cuando E=1 y
X=1, el circuito pasa atravez de transiciones de estado de 00 a 01 a 10 a 11 y devuelta a
00 y repetición. Cuando E=1 y X=0, el circuito pasa atravez de transiciones de 00 a 11 a
10 a 01 y devuelta a 00, y repetición.
3. Diseñar un contador que genere la siguiente secuencia. Utilizar flip-flops JK.

00, 10, 01, 11, 00, ...
4. Diseñar un contador que genere la siguiente secuencia binaia. Utilizar flip-flops JK.
1, 4, 3, 5, 7, 6, 2, 1, ...
5. Diseñar un contador que genere la siguiente secuencia binaria. Utilizar flip-flops JK.
0, 9, 1, 8, 2, 7, 3, 6, 4, 5, 0, ...

mcfs y vuo
SIMBOLO TABLA DE CIRCUITO ECUACION

FUNCION EQUIVALENTE CARACTERISTICA
S R Qn+1
PR 0 0 Qn
S Q
0 1 0
CK 1 0 1 Qn+1 = S + R' Qn
R Q'
1 1 N.A.
CLR
N.A. Not Allowet
PR
Q
J K Qn+1 J
PR
J Q S Q
0 0 Qn
CK 0 1 0 CK Qn+1 = K' Qn + JQ'n
K Q'
1 0 1
R Q'
CLR 1 1 Q'n K CLR
Q'
PR D Qn+1 D PR
D Q S Q
0 0
CK 1 1 CK Qn+1 = D
Q' R Q'
CLR CLR
PR PR
Q S Q
T Qn+1
T (CK) 0 Qn T CK Qn+1 = T'Qn + TQ'n
Q' 1 Q'n R Q'
CLR CLR
Tabla comparativa de los flip flop´s: S R, J K, D, y T

mcfs y vuo
3.7 Contador asíncrono
Ck
Qn
Qn´
Flip Flop J K Carta de tiempo para un FF - JK
Contador Asíncrono ascendente sucesivo de 0-15 binario
Ck
QA
QB
QC
QD
Contador Binario Asíncrono de 0 - 15 Carta de Tiempo para Contador Asíncrono
Ck
QA
QB
QC
QD
Ck
QA
QB
QC
QD
Contador BCD, Ascendente - Descendente SN74192

mcfs y vuo
Ejercicio Diseño de un contador binario asíncrono, de secuencia 31, 29, 27, 25, 23, 21, 19,
17, 15, 13, 11, 9, 7, 5, 3, 1 y se anille. Use para ello FF-JK.
Q
FF’s Salidas
00 01 11 10
Decimal 00 1 1 1 1
QD QC QB QA fE fD fC fB fA 01 1 1 1 1
0 0 0 0 0 1 1 1 1 1 31 11 0 0 0 0
10 0 0 0 0
1 0 0 0 1 1 1 1 0 1 29
2 0 0 1 0 1 1 0 1 1 27
fE = Q'D
3 0 0 1 1 1 1 0 0 1 25
4 0 1 0 0 1 0 1 1 1 23
5 0 1 0 1 1 0 1 0 1 21
6 0 1 1 0 1 0 0 1 1 19
BA
7 0 1 1 1 1 0 0 0 1 17 00 01 11 10
8 1 0 0 0 0 1 1 1 1 15 DC 00 1 1 1 1
9 1 0 0 1 0 1 1 0 1 13 01 0 0 0 0
10 1 0 1 0 0 1 0 1 1 11 11 0 0 0 0
10 1 1 1 1
11 1 0 1 1 0 1 0 0 1 9
12 1 1 0 0 0 0 1 1 1 7 fD = Q'C
13 1 1 0 1 0 0 1 0 1 5
14 1 1 1 0 0 0 0 1 1 3
15 1 1 1 1 0 0 0 0 1 1
00 01 11 10 00 01 11 10 00 01 11 10
00 1 1 0 0 00 1 0 0 1 00 1 1 1 1
01 1 1 0 0 01 1 0 0 1 01 1 1 1 1
11 1 1 0 0 11 1 0 0 1 11 1 1 1 1
10 1 1 0 0 10 1 0 0 1 10 1 1 1 1
fC = Q'B fB = Q’A fA = 1
fE fD fC fB fA
1 31 29 27 25 23 21 19 17 15 13 11 9 7 5 3
QD QC QB QA
Clk
fA
fB
fC
fD
fE
Carta de tiempo
Fig. 2.5.3b Circuito para contador asíncrono 31, 29, 27, .... 7, 5, 3, 1

mcfs y vuo
3.8 Contador Síncrono

Diseño de un contador binario síncrono y de secuencia 0, 2, 4, 6, 8, 10, 12, 14, y se
anille. Use para ello FF-JK.
Como propuesta, usar

4 flip flop JK
Declarar en una tabla los estados implicados:

Qn Qn+1 J K
ESTADOS CONDICIONES JK´s
0 0 0 X Tabla
Decimal QD QC QB QA JD KD JC KC JB KB JA KA 0 1 1 X Comparativa
0 0 0 0 0 0 X 0 X 1 X 0 X de Estados
1 0 X 1
2 0 0 1 0 0 X 1 X X 1 0 X 1 1 X 0
4 0 1 0 0 0 X X 0 1 X 0 X
6 0 1 1 0 1 X X 1 X 1 0 X
8 1 0 0 0 X 0 0 X 1 X 0 X J K Qn+1
Tabla de
10 1 0 1 0 X 0 1 X X 1 0 X 0 0 Qn Función FF-JK
0 1 0
12 1 1 0 0 X 0 X 0 1 X 0 X
1 0 1
14 1 1 1 0 X 1 X 1 X 1 0 X
1 1 Qń
NOTA: Los espacios en blanco se consideran

Vaciar funciones a mapas de Karnaugh y simplificar: condiciones irrelevantes (Don´t care)
BA
00 01 11 10 00 01 11 10 00 01 11 10 00 01 11 10
DC 00 0 0 00 X X 00 0 1 00 X X
01 0 1 01 X X 01 X X 01 0 1
11 X X 11 0 1 11 X X 11 0 1
10 X X 10 0 0 10 0 1 10 X X
JD = QCQB KD = QCQB JC = QB KC = Q B
BA
00 01 11 10 00 01 11 10 00 01 11 10 00 01 11 10
DC 00 1 X 00 X 1 00 0 0 00 X X
01 1 X 01 X 1 01 0 0 01 X X
11 1 X 11 X 1 11 0 0 11 X X
10 1 X 10 X 1 10 0 0 10 X X
JB = 1 KB = 1 JA = 0 KA = 1
Ck
QA
QB
QC
QD

mcfs y vuo
Ejemplo Diseño de un contador binario síncrono, de secuencia 31, 21, 29, 5, 10, 7, 4, 2, 0
y se anille. Use para ello FF-JK.
Qn Qn+1 J K
0 0 0 X Tabla
Deci 0 1 1 X Comparativa
mal QE QD QC QB QA JE KE JD KD JC KC JB KB JA KA 1 0 X 1 de Estados
31 1 1 1 1 1 X 0 X 1 X 0 X 1 X 0 1 1 X 0
21 1 0 1 0 1 X 0 1 X X 0 0 X X 0
29 1 1 1 0 1 X 1 X 1 X 0 0 X X 0
5 0 0 1 0 1 0 X 1 X X 1 1 X X 1 J K Qn+1
Tabla de
10 0 1 0 1 0 0 X X 1 1 X X 0 1 X 0 0 Qn Función FF-JK
7 0 0 1 1 1 0 X 0 X X 0 X 1 X 1 0 1 0
4 0 0 1 0 0 0 X 0 X X 1 1 X 0 X 1 0 1
2 0 0 0 1 0 0 X 0 X 0 X X 1 0 X 1 1 Qń
0 0 0 0 0 0 1 X 1 X 1 X 1 X 1 X
Q E' E Q E' E
BA BA
DC 00 01 11 10 0 0 01 11 10 DC 00 01 11 10 0 0 01 11 10
0 0 1 0 0 0 x x
0 1 0 0 0 x 0 1 x x x 0
1 1 x x 1 1 1 0
1 0 0 1 0 x
JE = Q'cQ'B KE = QDQ'B
Q E' E Q E' E
BA BA
DC 00 01 11 10 0 0 01 11 10 DC 00 01 11 10 0 0 01 11 10
0 0 1 0 0 0 x x
0 1 0 1 0 1 0 1 x x x x
1 1 x x 1 1 1 1
1 0 x 1 0 1
JD = Q'BQA + Q'CQ'B KD = 1
Q E' E Q E' E
BA BA
DC 00 01 11 10 0 0 01 11 10 DC 00 01 11 10 0 0 01 11 10
0 0 1 0 0 0 x x
0 1 x x x x 0 1 1 1 0 0
1 1 x x 1 1 0 0
1 0 1 1 0 x
JC = Q'B + QD KC = Q'EQ'B
mcfs y vuo
Q E' E Q E' E
BA BA
DC 00 01 11 10 0 0 01 11 10 DC 00 01 11 10 0 0 01 11 10
0 0 1 x 0 0 x 1
0 1 1 1 x 0 0 1 x x 1 x
1 1 0 x 1 1 x 1
1 0 x 1 0 0
JB = Q'E KB = Q'D + QC
Q E' E Q E' E
BA BA
DC 00 01 11 10 0 0 01 11 10 DC 00 01 11 10 0 0 01 11 10
0 0 1 0 0 0 x x
0 1 0 x x x 0 1 x 1 1 0
1 1 x x 1 1 0 0
1 0 1 1 0 x
JA = QD + Q'CQ'B KA = Q'E
Circuito para conteo 31, 21, 29, 5, 10, 7, 4, 2, 0
0 31 21 29 5 10 7 4 2 0 31 21 29 5 10
Ck
QA
QB
QC
QD
QE
Carta de tiempo para conteo 31, 21, 29, 5, 10, 7, 4, 2, 0

mcfs y vuo
Ejemplo Diseño de un contador binario síncrono, de secuencia 50, 0, 20, 80, 100, 125, 10,
5, 12, 98, 77, 65, 90, 15, 31, 63, 127 y se anille. Use para ello FF-JK.

Decimal
QG QF QE QD QC QB QA JG KG JF KF JE KE JD KD JC KC JB KB JA KA
50 0 1 1 0 0 1 0 0 X X 1 X 1 0 X 0 X X 1 0 X
0 0 0 0 0 0 0 0 0 X 0 X 1 X 0 X 1 X 0 X 0 X
20 0 0 1 0 1 0 0 1 X 0 X X 0 0 X X 1 0 X 0 X
80 1 0 1 0 0 0 0 X 0 1 X X 1 0 X 1 X 0 X 0 X
100 1 1 0 0 1 0 0 X 0 X 0 1 X 1 X X 0 0 X 1 X
125 1 1 1 1 1 0 1 X 1 X 1 X 1 X 0 X 1 1 X X 1
10 0 0 0 1 0 1 0 0 X 0 X 0 X X 1 1 X X 1 1 X
5 0 0 0 0 1 0 1 0 X 0 X 0 X 1 X X 0 0 X X 1
12 0 0 0 1 1 0 0 1 X 1 X 0 X X 1 X 1 1 X 0 X
98 1 1 0 0 0 1 0 X 0 X 1 0 X 1 X 1 X X 1 1 X
77 1 0 0 1 1 0 1 X 0 0 X 0 X X 1 X 1 0 X X 0
65 1 0 0 0 0 0 1 X 0 0 X 1 X 1 X 0 X 1 X X 1
90 1 0 1 1 0 1 0 X 1 0 X X 1 X 0 1 X X 0 1 X
15 0 0 0 1 1 1 1 0 X 0 X 1 X X 0 X 0 X 0 X 0
31 0 0 1 1 1 1 1 0 X 1 X X 0 X 0 X 0 X 0 X 0
63 0 1 1 1 1 1 1 1 X X 0 X 0 X 0 X 0 X 0 X 0
127 1 1 1 1 1 1 1 X 1 X 0 X 0 X 1 X 1 X 0 X 1
Aplicando mapas de Karnaugh se determinan las ecuaciones para J y K correspondientes:

Q E' E E' E Q E' E E' E
BA BA
DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10 DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00 00
0 x x x 0
F' 01 F' 01
0 1 x x
11 11
1 0 0 x x x x 0
10 10
0 x x 1
00 00
0 x x 0
F 01 F 01
x 0
11 11
1 x x x 1 1
10 10
JG = QCQ'A + QFQD KG = Q E Q D

BA BA
DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10 DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00 00
0 0 1 x x x
F' 01 F' 01
0 1 x x
11 11
1 0 1 0 x x x
10 10
0 0 x x
00 00
x x 1 1
F 01 F 01
x 0
11 11
x x x 0 1 0
10 10
JF = QGQEQ'B + QDQC'A + QEQA KF = QEQB + Q'C

mcfs y vuo
BA BA
DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10 DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00 00
1 1 x x x 1
F' 01 F' 01
0 x x 0
11 11
0 1 x 0 x x 0 x
10 10
0 x x 1
00 00
x 0 1 x
F 01 F 01
1 x
11 11
x x x 0 1 0
10 10
JE = Q'CQ'B + QFQC + QBQA KE = QGQ'B + Q'C

BA BA
DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10 DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00 00
0 1 0 x x x
F' 01 F' 01
1 0 x x
11 11
x x x x 1 0 0 1
10 10
x x 1 0
00 00
0 1 x x
F 01 F 01
1 x
11 11
x x x 0 0 1
10 10
JD = QGQF + QA KD = QGQ'E + Q'EQ'A + QGQFQB

BA BA
DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10 DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00 00
1 0 1 x x x
F' 01 F' 01
x x 0 1
11 11
x x x x 1 0 0 1
10 10
1 1 x x
00 00
0 1 x x
F 01 F 01
x 0
11 11
x x x 0 1 1
10 10
JC = Q'FQ'A + QGQF KC = Q'FQ'A + QGQD

BA BA
DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10 DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00 00
0 1 0 x x x
F' 01 F' 01
0 0 x x
11 11
1 x x 0 x 0 0 x
10 10
x x 1 x
00 00
x x 1 1
F 01 F 01
0 x
11 11
x 1 x 0 x 0
10 10
JB = Q'CQA + QDQ'A + QFQE KB = Q'D + Q'EQ'A

BA BA
DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10 DC 00 10 11 10 00 01 11 10 00 01 11 10 00 01 11 10
00 00
0 x 0 x 1 x
F' 01 F' 01
x 0 1 x
11 11
0 x x x x 0 0 0
10 10
1 1 x x
00 00
0 1 x x
F 01 F 01
1 x
11 11
x x x 0 1 1
10 Ing. Anselmo Ramírez González 10 67
mcfs y vuo
JA = QDQB + QGQF KA = QGQF + Q'D
Circuitopara contador 50, 0, 20, 80, 100, 125, 10, 5, 12, 98, 77, 65, 90, 15, 31, 63, 127
31 63 127 50 0 20 80 100 125 10 5 12 98 77 65 90
Ck
QA
QB
QC
QD
QE
QF
QG
Carta de tiempo para contador 50, 0, 20, 80, 100, 125, 10, 5, 12, 98, 77, 65, 90, 15, 31, 63, 127

mcfs y vuo
PROYECTO SEMIFINAL: CONTADOR DE 4 SECUENCIAS

❑ Diseño de los cuatro conteos diferentes
❑ Obtención de ecuaciones de J y K para cada FF ( 32 ecuaciones en total )
❑ Comprobar y/o simular cada uno de los conteos, con las ecuaciones simplificadas.
IMPLEMENTACIÓN
❑ Generar una lista de todos los dispositivos que intervengan.
❑ Arquitectura o distribución de dichos dispositivos sobre las tablillas.
❑ Polarización de todos los dispositivos que intervienen en el diseño.
❑ Probar dicha polarización, con multímetro o con LED
SB
74153 ( multilexor 4-1) SA
❑ Usará 4 integrados
❑ Habilitar cada uno de los Strobe (aterrizar pines 1 y 15 de cada integrado)
❑ Unir las selecciones, A-A y B-B, para con ello seleccionar el conteo (14-14-14-14 y 2-2-2-2)
( flip-flop JK con clear y preset) ´76, ´112

❑ Unir los Pines del reloj (1-6-1-6) (1-13-1-13), recuerda que es síncrono y que actúan con flanco ↓
❑ Unir los Clear (3-8-3-8) y al Vcc (14-15-14-15), para poder limpiar en cualquier momento
❑ Unir los Preset (2-7-2-7) y al Vcc (4-10-4-10), para que exista un 15 binario cuando se requiera
7448 ( decodificador BCD-7 segmentos )

Ya conectados a cada digito del display: SB SA Salida
❑ Puentear los pines lamp-test ( 3-3) 0 0 1er conteo
❑ Puentear los pines RB/out put (4-4) 0 1 2º conteo
❑ Puentear los pines RB/in put (5-5) 1 0 3er conteo
❑ ´48 de las decenas: aterrizar entradas D, C, y B. 1 1 4º conteo
DECODIFICADOR BINARIO-BCD
❑ Uso del 7483 para corrección, Aterrizar B4, B1, y C0.
INTERFACE DE MUX CON FF´s
❑ Conectar las salidas Y1 de los Mux a la entrada J del FF correspondiente
❑ Conectar las salidas Y2 de los Mux a la entrada K del FF correspondiente
Introduzca primer conteo y compruebe ...., después segundo y conmute para

probar 1 y 2 ...., y así sucesivamente
Conexión de Ecuaciones:
1er Conteo 2º Conteo
se conectará JD1 en entrada 1C0 del 1er mux se conectará JD2 en entrada 1C1 del 1er mux
se conectará KD1 en entrada 2C0 del 2º mux se conectará KD2 en entrada 2C1 del 2º mux
se conectará JC1 en entrada 1C0 del 3º mux se conectará JC2 en entrada 1C1 del 3º mux
se conectará KC1 en entrada 2C0 del 4º mux se conectará KC2 en entrada 2C1 del 4º mux
se conectará JB1 en entrada 1C0 del 5º mux se conectará JB2 en entrada 1C1 del 5º mux
se conectará KB1 en entrada 2C0 del 6º mux se conectará KB2 en entrada 2C1 del 6º mux
se conectará JA1 en entrada 1C0 del 7º mux se conectará JA2 en entrada 1C1 del 7º mux
se conectará KA1 en entrada 2C0 del 8º mux se conectará KA2 en entrada 2C1 del 8º mux
3er Conteo 4º Conteo

se conectará JD3 en entrada 1C2 del 1er mux se conectará JD4 en entrada 1C3 del 1er mux
se conectará KD3 en entrada 2C2 del 2º mux se conectará KD4 en entrada 2C3 del 2º mux
se conectará JC3 en entrada 1C2 del 3º mux se conectará JC4 en entrada 1C3 del 3º mux
se conectará KC3 en entrada 2C2 del 4º mux se conectará KC4 en entrada 2C3 del 4º mux
se conectará JB3 en entrada 1C2 del 5º mux se conectará JB4 en entrada 1C3 del 5º mux
se conectará KB3 en entrada 2C2 del 6º mux se conectará KB4 en entrada 2C3 del 6º mux
se conectará JA3 en entrada 1C2 del 7º mux se conectará JA4 en entrada 1C3 del 7º mux
se conectará KA3 en entrada 2C2 del 8º mux se conectará KA4 en entrada 2C3 del 8º mux

mcfs y vuo
Cátodo Común
g1 f1 e1 d1 c1 b1 a1 g0 f0 e0 d0 c0 b0 a0
’48 ‘48
g1 f1 e1 d1 c1 b1 a1 g0 f0 e0 d0 c0 b0 a0
BCD / 7 Segmentos BCD / 7 Segmentos
D1 C1 B1 A1 D0 C0 B0 A0
15 2 6 9
A1 D0 C0 B0 A0
Σ4 Σ3 Σ2 Σ1 Convertidor bin-BCD
’83 + ’08 + ‘32
Binario / BCD
A4 A3 A2 A1
D C B A
1 3 8 10
15 11 15 11
QD QC QB QA
Flip Flop ‘76
JD KD JC KC JB KB JA KA
4 16 9 12 4 16 9 12
7 9 7 9 7 9 7 9
14 SB 1Y 2Y 1Y 2Y Multiplexores
SA
2
1C3 1C2 1C1 1C0 2C3 2C2 2C1 2C0 1C3 1C2 1C1 1C0 2C3 2C2 2C1 2C0
‘153
3 4 5 6 13 12 11 10
JD4 JD3 JD2 JD1 KD4 KD3 KD2 KD1 JA4 JA3 JA2 JA1 KA4 KA3 KA2 KA1
JC4 JC3 JC2 JC1 KC4 KC3 KC2 KC1
JD1 = Q'BQA + Q'CQ'B JB4 JB3 JB2 JB1 KB4 KB3 KB2 KB1
KD1 = 1= Vcc
Esquema para el contador de 4 secuencia distintas

mcfs y vuo

mcfs y vuo
"Cronometro", Segundos y Minutos

mcfs y vuo
IV.- MEMORIAS
MEMORIAS SEMICONDUCTORAS
Son dispositivos de almacenamiento de datos binarios de largo plazo o corto plazo.

Las principales memorias son: Semiconductoras, Magnéticas y Optica. Las memorias
semiconductoras están formadas por matrices de elementos de almacenamiento que pueden
ser latches, condensadores o cualquier otro elemento de almacenamiento de carga.
1 1 1
2 2 2
3 3 3
4 4 4
5 5 5
6 : :
7 : :
8 15 63
1 2 3 4 5 6 7 8 16 64
1 2 3 4 1
Matriz de almacenamiento de 8 x 8 Matriz 16 x 4 Matriz 64 x 1
1 1
2 2
3 3 ___ ___ ___ ___ ___ ___ ___ ___
4 4
5 ___ 5
6 6
7 7
8 8
1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8
Dirección del bit 5,4 Dirección del Byte 3
Decodificador
de Matriz de
Bus de Bus de
Direcciones Direcciones
Memoria Datos
Lectura Escritura
Diagrama a bloques de una memoria

mcfs y vuo
Registro de Registro de
Direcciones Datos
101 10001101
0 1 1 0 0 0 0 1 0
1 1 0 0 0 0 1 1 1
Decodificador 2 0 1 0 0 1 0 1 0
de
Direcciones 3 1 1 0 0 0 0 1 1
4 1 1 1 0 0 1 0 0
5 1 0 0 0 1 1 0 1
6 0 1 1 1 0 0 1 0
7 1 0 0 0 0 0 0 1 Bus de
Bus de
Direcciones Datos
Escritura
Fig. Operación de Escritura
Registro de Registro de
Direcciones Datos
011 11000011
0 1 1 0 0 0 0 1 0
1 1 0 0 0 0 1 1 1
Decodificador 2 0 1 0 0 1 0 1 0
de
Direcciones 3 1 1 0 0 0 0 1 1
Bus de 4 1 1 1 0 0 1 0 0 B Bus de Datos
Direcciones 5 1 0 0 0 1 1 0 1
6 0 1 1 1 0 0 1 0
7 1 0 0 0 0 0 0 1
Lectura
Fig. Operación de Lectura

mcfs y vuo
Memoria de
Acceso Aleatorio
(RAM)
Random Access Memory
Más rápida que la DRAM. Más lenta que la SRAM.

Menor capacidad que la Mayor capacidad que la
DRAM. Se emplea a SRAM. Se emplea como
menudo como memoria memoria principal.
caché.
SRAM DRAM Celdas de
Celdas de almacenamiento Static Dynamic almacenamiento mediante
mediante flip-flop Random Access Memory Random Access Memory condensador. Deben
refrescarse
ASRAM SB SRAM FPM-DRAM EDO-DRAM

Asynchronous Synchronous Fast Page Mode Extended Data Output
BEDO-DRAM SDRAM
Burst Extended Data Synchronous
Output
ROM
Read Only Memory
ROM PROM EPROM UVPROM EEPROM

de Mascara Programmable Erasable Ultraviolet Electrically
Erasable

mcfs y vuo
Tipo de dispositivos de almacenamiento magnético:
Disco Cinta
Magnético
Disco Jaz Disco Disco Zip

Extraible Duro Disquete Extraible QIC
(Travan) DAT
8 mm DLT
Tipo de dispositivos de almacenamiento óptico (láser):
Disco
Magneto- CD-ROM CD-R CD-RW WORM DVD-ROM
Óptico

mcfs y vuo
V.- PLD'S DISPOSITIVOS LÓGICOS PROGRAMABLES (PLD´s)

Los PLD´s son matrices de compuertas lógicas empaquetadas en un solo chip y que
pueden ser programadas para desempeñar funciones lógicas definidas según las necesidades
del usuario. Se utilizan en muchas aplicaciones para remplazar a los SSI y MSI, ya que
ahorran espacio y reducen el numero y el costo de los dispositivos en un diseño. Se
clasifican en:
 PROM Programmable Read-Only Memory Memoria Programable de Solo Lectura
 PLA Programmable Logic Array Matriz Lógica Programable
 PAL Programmable Array Logic Matriz Lógica Programable
 GAL Generic Array Logic Matriz Lógica Genérica
Matrices Programables.- Todos los PLD´s están formados por matrices programables.
Una matriz programable es una red de conductores distribuidos en filas y columnas con un
fusible en cada punto de intersección. Las matrices pueden ser fijas o programables.
La Matriz OR.- Se programa fundiendo los fusibles para eliminar las variables
seleccionadas de las funciones de salida. Observe figuras siguientes:
Fig. pld1 a) Matriz OR No programada b) Matriz OR programada
Fig. pld2 a) Matriz AND No programada b) Matriz AND programada

mcfs y vuo
Dispositivos Lógicos Programables:
PLD: FPGA
- SPLD
- CPLD
SPLD.- Simple Programmable Logic Device

CPLD.- Complex PLD
FPGA.- Fiel Programmable Gate Array
Fig. pld3 Diagrama simplificado de una PAL programada
Entradas 1 Salida 1
Matriz Matriz Matriz
Entrada 2 Matriz OR Salida 2 AND OR
AND progra- progra progra-
fija mable mable mable
Entrada n Salida m
Diagrama a bloques de una PROM Diagrama a bloques de un PLA
Matriz
Matriz Matriz Matriz OR fija
AND OR fija AND y lógica
Progra y lógica progra de
mable de mable salida
salida progra
mable
Diagrama a bloques de un PAL Diagrama a bloques de una GAL
PAL 10 L 8
Matriz Lógica Programable Ocho Salidas
Diez Entradas Salida activa en Nivel Bajo
GAL 16 V 8
Matriz Lógica Genérica Ocho Salidas

Dieciséis Entradas Configuración de Salida Variable

mcfs y vuo
VI.- CONVERTIDORES
• DIGITAL – ANALOGICO (DAC, Digital to Analog Converter)
• ANALOGICO - DIGITAL (ADC, Analog to Digital Converter)
Convertidor Digital – Analógico (DAC).- Conjunto de dispositivos electrónicos los cuales

permiten convertir una señal digital en una señal analógica
➢ Resistencias Ponderadas (Weighted – Resistor)

➢ En escalera R-2R (R-2R Ladde)
Resistencias ponderadas.- Este método utiliza una red de resistencias en la que los valores de las
resistencias representan los pesos binarios de los bits de la entrada digital.
Entrada digital
A3 A2 A1 A0
D C B A
1 1 1 1
Salida analógica
Vout
15
Circuito convertidor digital / analógico (DAC)
El circuito anterior muestra un convertidor DIGITAL / ANALOGICO, es una red pasiva

de resistencias que convierten una palabra de 4 bits paralelos (A3A2A1A0), de entrada a una
tensión analógica (Vout).
Observe que la configuración utilizada es un inversor, y también sumador por lo que la

ecuación es:
1000 1000 1000 1000

Vout = 1 + 1 + 1 +  1 = 1 + 2 + 4 + 8 = 15volts
1000 500 250 125

mcfs y vuo
CARACTERISTICAS DE FUNCIONAMIENTO DE LOS CONVERTIDORES A/D
Resolución, Linealidad, Monotonicidad, Tiempo de establecimiento
Resolución.- Es el recíproco de número de escalones discretos de la salida. Por supuesto

depende del numero de bit´s de la entrada.
1 1
Ejemplo, un DAC de 4 entradas tiene una resolución 4 = , y sí se expresa como
2 − 1 15
1
porcentaje : (100) = 6.67% . El número total de escalones discretos es igual 2n-1, donde
15
n es el numero de bits. La resolución también puede ser el número de bits que se
convierten.
Precisión.- Es la comparación de la salida de un DAC y la salida esperada. Se expresa

como un porcentaje de la tensión de salida a fondo de escala o máxima.
Ejemplo, sí la salida a fondo de un DAC es 10 V y la precisión es de 0.1%, entonces el
error máximo para cualquier tensión de salida es (10V)((0.001)=10 mV
Idealmente, y como mucho debería ser  ½ del LBS. Para un DAC de 8 bit´s, 1 LBS es
1
= 0.0039 (el 0.39 % del fondo de escala), La precisión deberá ser 0.2%
256
Linealidad.- Un error lineal es una desviación de la salida ideal (una línea recta) del DAC.
Un caso especial es el error de Offset, que es la tensión de salida cuando los bits de entrada
son todos ceros.
Monotonicidad.- Un DAC es monotónico si no produce escalones inversos cuando se le

aplica secuencialmente su rango de bits de entrada.
Tiempo de Establecimiento.- Se define como el tiempo que tarda un DAC en quedar

dentro de  ½ del LBS del valor final cuando se produce un cambio en la entrada.

mcfs y vuo
RESISTENCIAS PONDERADAS
R
R0 =
20
R
R1 = 1
2
R
R2 = 2
2
R Vo = − I f R f = − I S R f =
R3 = 3
2
Vo =
R
(
Rf 3
2 A3 + 2 2 A2 + 21 A1 + 2 0 A0 )
TOPOLOGIA R – 2R
R f V R  S 3 S 2 S1 S 0 
V0 = −  + + + 
3 R  21 2 2 2 3 2 4 
V0 = −
R f VR 3
48R
(
2 S 3 + 2 2 S 2 + 21 S 1 + 2 0 S 0 )
mcfs y vuo
CONVERTIDORES ANALOGO A DIGITAL (ADC)
• FLASH ( Paralelo)
• RAMPA DIGITAL (Rampa en Escalera, Método Contador)
• PENDIENTE SIMPLE
• DOBLE PENDIENTE
• APROXIMACIONES SUCESIVAS
• COMERCIAL
Flash.
Comparador
5
1
4 D1 Salida Binaria
2 Paralelo
3 D1
4
2 D2
0 EN
I. Muestreo
ADC Flash de 3 bits
Div. de voltaje donde Vref es la fuente

2n –1 Comparadores
No necesita comparador para el caso en que todos sean cero
Desventaja, el No. de comparadores para una cantidad binaria razonable
Ventaja, Tiempo de conversión rápido

mcfs y vuo
Funcionamiento.- El Vref de cada comparador se establece mediante un divisor de voltaje.

La salida de cada comparador se conecta a una entrada del codificador de prioridad.
El codificador se muestrea mediante un impulso aplicado a la entrada de habilitación, y el
código de 3 bits que representa el valor de la entrada analógica se presenta en la salida del
codificador. El código binario queda determinado por la entrada de mayor orden a nivel
alto.
La velocidad de muestreo determina la precisión con la que la secuencia de códigos

digitales representa la entrada analógica al ADC. Cuanto mas muestras se toman en una
determinada unidad de tiempo, más precisa es la señal digital que representa a la señal
analógica.
Ejemplos 13-3

mcfs y vuo
ANALOGO – DIGITAL DE RAMPA DIGITAL (Rampa en escalera)
Entrada Salida
ADC
Analógica Digital
Se emplea un DAC y un Contador Binario para generar el valor digital de una entrada
analógica. Ver Fig. 13-15
Funcionamiento:
1. Suponemos que el contador se inicializa en el estado Reset y la salida del DAC es cero
2. Se aplica a la entrada una tensión analógica
3. Cuando la señal de entrada sobrepasa a la señal de referencia, el comparador conmuta
su salida a nivel alto, y activa a la compuerta AND.
4. Los pulsos de reloj hacen que el contador avance, produciendo de esta manera una
tensión de referencia en escalera a través del DAC
5. El contador continúa pasando de un estado al siguiente, generando escalones “mas
altos” en la tensión de referencia.
6. Cuando la tensión de referencia alcanza a la tensión de entrada analógica, la salida del
comparador pasa a nivel bajo, deshabilitando a la compuerta AND e interrumpiendo el
Clock, provocando que el contador se detenga.
7. El estado binario del contador en ese momento es igual al numero de escalones
requeridos (de la tensión de referencia), para hacer a la referencia igual ó mayor a la
señal analógica de entrada.
8. Por su puesto, este número binario representa el valor de la entrada analógica.
9. La lógica de control carga la cuenta binaria a los latches y pone a cero el contador,
iniciándoce después otra secuencia para muestrear el valor de entrada.
El método de rampa digital es mas lento que el método flash porque, en el caso peor de
entrada máxima, el contador debe pasar a través del número máximo de estados antes de
realizar la conversión.
Para una conversión de 8 bits, esto significa un máximo de 256 estados.

mcfs y vuo

mcfs y vuo

mcfs y vuo
Output
Decenas
Unidades
RAM
6116
SN7485N
SN74283

mcfs y vuo
http://www.itc.mx/academias/electronica/anselmo/anselmo.html

mcfs y vuo

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INGENIERÍA ELECTRÓNICA.

APUNTES: Diseño Digital

Anselmo Ramírez González

Ing. Anselmo Ramírez González 1

UNIDAD I.- Algebra booleana, compuertas y familias lógicas

1.1 Fundamentos de los sistemas digitales.

UNIDAD II.- Lógico Combinacional

2.1 Minitérminos y maxitérminos.

UNIDAD III.- Lógica Secuencial Síncrona

3.1 Fundamentos de elementos secuenciales.

OBJETIVO GENERAL DEL CURSO

Ing. Anselmo Ramírez González 2

Anselmo Ramírez González

Ing. Anselmo Ramírez González 3

Ing. Anselmo Ramírez González 4

Ing. Anselmo Ramírez González 5

Ing. Electrónica es fácil, eres joven, y además ….puedes !

1.1 Fundamentos de los sistemas digitales.

El concepto de computador digital sé remonta a Charles Babbage, quien desarrolla

Él termino Digital se deriva de la forma en que los computadores realizan las

El sistema de numeración binario y los códigos digitales son fundamentales para la

4 Diferentes sistemas numéricos:

• Binario base 2 (0, 1); 10102

Ing. Anselmo Ramírez González 6

N = ( an-1 an-2 ... a1 a0 . a-1 a-2 ... a-m)r

. → Punto que separa enteros de fracciones

ai → Dígito entero i cuando n − 1  i  0

1.1.2 CONVERSIONES DE SISTEMA NUMERICOS.

• 10 → 10102 • 10.5 →1010.102

Ing. Anselmo Ramírez González 7

OTRAS CONVERSIONES DE SISTEMAS NUMERICOS:

5*8-1+1*80+2*81+7*82 = 465.625 5. Convertir a binario cada uno de los

• 2BB.AH→__________10 6. Convertir a binario cada uno de los

7*8-2+1*80+2*81+6*82 = 401.109375 8. Convertir a decimal los siguientes números

Ing. Anselmo Ramírez González 8

• 23 →101112 • 32.05 → 100000.0000112

• 6 →01102 * 13 → 11012 → D16 → 158

Ing. Anselmo Ramírez González 9

• 16.25 → 10.4H • 32.75 → 20.CH

Tabla Binario-Octal de tres bits Tabla Binario-Hexadecimal para 4 bits

Ing. Anselmo Ramírez González 10

DECIMAL BINARIO OCTAL

• Obtenga el complemento a 10 ( r ) de la cantidad 1998

104 – 1998 = 10000 – 1998 = 8002

104 – 8002 = 1998

OBTENGA EL COMPLEMENTO A 2 DE:

= 24 – 11012 = 00112 = 24 – 1000 = 10002

= 24 – 1010 = 1102 = 24 – 1010.1 = 0101.1

Ing. Anselmo Ramírez González 11

FORMA RAPIDA DEL COMPLEMENTO A DOS.- Dirigirse al bit menos significativo y

Cambiar ceros por unos

• 1010 ⎯⎯→ 1010 (a) 10 (b) 111 (c) 1001

El uno indica que el resultado de la 3. Realizar las siguientes restas utilizando el

El cero indica que el resultado de la

Ing. Anselmo Ramírez González 12

RESTA BINARIA CON COMPLEMENTO A UNO.

• 1011101 ⎯⎯→ 1011101

• 100 · 101 · 1011

• 1111 · 11111 · 1011

Ing. Anselmo Ramírez González 13

· 111 · 1010 · 1011101

DIVISIÓN BINARIA. 2. Realizar la sustracción directa de los

58-1+180+281+782 = 465.625 5. Convertir a binario cada uno de los

78-2+180+281+682 = 401.109375 8. Convertir a decimal los siguientes números

X Y Z XY YZ X(YZ) ( XY)Z

f 0 (x1 , x2 , x3 , x4, x5 ) = B + D + F + G + H + I Observe las columnas de