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FLIP FLOP
Un biestable (flip-flop ) es un multivibrador capaz de permanecer en uno de dos estados
posibles durante un tiempo indefinido en ausencia de perturbaciones. Esta caracterstica
es ampliamente utilizada en electrnica digital para memorizar informacin. El paso de
un estado a otro se realiza variando sus entradas.

II. Tipo de dichas entradas los Biestables se dividen en:


II.1 Biestables Asncronos: solamente tienen entradas de control. El ms
empleado es el Biestable RS.
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a) Biestables RS con puertas NAND y NOR.


El estado del circuito biestable ser el contenido de la memoria. La
memoria se consigue mediante la realimentacin, o sea introduciendo la
salida otra vez a la entrada. Si Qn es el estado actual o presente y Qn+1 el
estado futuro entonces se consigue el estado de memoria:

Esta situacin de estado de memoria viene dada por la expresin:

Para poder modificar este estado de memoria debo aadir entradas y as


cambiar el estado. Si llamamos a estas entradas R ( reset ) y S ( set )
obtenemos el biestable RS. Los biestables RS se pueden implementar con
puertas NOR y NAND.
A este tipo de biestables que son activos por nivel se les denomina LATCH.
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La tabla de verdad o funcionamiento del Latch RS es la siguiente:

Vamos a analizar una situacin en el Latch RS con puertas NOR ( p.e. ) para
entender la tabla de verdad anterior:

Consideramos la situacin de partida (estado presente) y vamos a


introducir R=S=0 (la situacin de partida est en azul). Como se puede observar

se mantiene el estado 0 como caba esperar, , luego se encuentra en


estado de memoria.

Consideramos ahora la situacin de partida (estado presente) y vamos a


introducir R=0 y S=1(la situacin de partida est en azul). Como se puede
observar el estado futuro cambia a 1 como caba esperar segn la

tabla, , una vez que se estabiliza la realimentacin de las salidas.


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III.2 BIESTABLES SNCRONOS.

La necesidad de establecer los instantes de tiempo en un circuito secuencial


basado en biestable nos lleva a la introduccin de seales de reloj que nos marcan
esos instantes. En cuanto al comportamiento respecto a los instantes de tiempo los
circuitos se dividen en:

Circuitos asncronos : cada variacin en las entradas afecta al estado del


circuito ( es igual a definir un nuevo instante de tiempo )

Circuitos sncronos: Una seal de reloj establece los instantes en los que se
modifica el estado del circuito.

a) Sincronismo por nivel y sincronismo por flanco.

Los circuitos sncronos se dividen a su vez en:

Sncronos por nivel: El instante en el que se modifica el estado del circuito


es un semiciclo de reloj.

Sncronos por flanco: El instante en el que se modifica el estado del circuito


es un flanco del reloj.

Esto me lleva a la siguiente clasificacin de los biestables :

Latch: Se les llama as a los biestables asncronos o sncrono por nivel.


( ver figura 2 el biestable asncrono RS por nivel ).

Flip-flop : Se les llama as a todos los biestables sncronos por flanco.

b) Biestable RS sncrono por nivel

Se aade una seal de reloj al Latch RS bsico (asncrono) quedando de la


siguiente forma:
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Aqu tenemos que:

R'= R.CK

S'= S.CK

Si CK=0 tenemos que R'=S'=0 por lo que nos encontramos es una


situacin de estado de memoria. Si CK=1 implica que R'=R y S'=S y por
tanto el biestable atiende a los valores de entrada y acta segn su tabla
de verdad. Todo esto lo resumimos en la siguiente tabla de verdad:

Como el tiempo que atiende el biestable a las entradas es todo el


semiciclo en alta, si durante ese tiempo se produce un cambio inesperado
en las entradas R y S nos puede llevar a una situacin errnea. Por tanto
para utilizar este tipo de biestables por nivel debo garantizar que las
entradas sean estables durante el tiempo que el nivel est en alta.
Una solucin a estos problemas es el uso de biestables RS sincronizados
por flancos ( Flip-flop RS ) ya que reduzco el instante de tiempo en el que
el biestable atiende las entradas.

c) Problemas de temporizacin en circuitos sncronos


Los FF requieren tambin que las entradas sean estables un tiempo del
flanco activo ( set-up time ), y tambin un tiempo despus ( hold time ). En
la actualidad todos los FF modernos disparados por flancos tienen tiempos
de retencin o hold time, muy pequeos 5 ns, es decir no necesitan
mantener la entrada despus del flanco activo.

De todas formas antes del desarrollo de los FF por flancos tan optimizados
actuales, los problemas de temporizacin se resolvan con los FF llamados
FF MAESTRO-ESCLAVO ( master-slave )
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El funcionamiento es el siguiente al llegar la seal de reloj en flanco de


subida, carga al MAESTRO . Cuando llega el flanco de bajada el MAESTRO
se queda en estado de memoria y el ESCLAVO se activa ( debido al inversor
NOT ) y atiende a la entrada que es lo que se la ha pasado ( la mantiene
estable ) el MAESTRO por permanecer en estado de memoria.

d) Biestables sncronos con entradas asncronas

Se dota al biestable sncrono de entradas adicionales PR ( preset puesta


a uno ) y CL (clear puesta a cero ) que se consiguen con dos puertas
NOR detrs de la configuracin .
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Las entradas R y S actan solamente cuando la seal CK=1. En cambio PR y CL las


seales asncronas, tienen efecto siempre sobre el estado del circuito,
independientemente del estado del reloj. Siendo su tabla de verdad o funcionamiento :
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IV. TIPOS DE BIESTABLES


IV.1 Biestable RS
Dispositivo de almacenamiento temporal de 2 estados (alto y bajo), cuyas entradas
principales permiten al ser activadas:
R: el borrado (reset en ingls), puesta a 0 nivel bajo de la salida.
S: el grabado (set en ingls), puesta a 1 nivel alto de la salida
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea
tras la ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas
entradas a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden
con el mismo valor: a bajo, si el flip-flop est construido con puertas NOR, o a alto, si
est construido con puertas NAND. El problema de que ambas salidas queden al mismo
estado est en que al desactivar ambas entradas no se podr determinar el estado en el
que quedara la salida. Por eso, en las tablas de verdad, la activacin de ambas
entradas se contempla como caso no deseado (N. D.).

IV.1.1 Biestable RS (Set Reset) asncrono


Slo posee las entradas R y S. Se compone internamente de dos puertas
lgicas NAND o NOR, segn se muestra en la siguiente figura:
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IV.1.2 Biestable RS (Set Reset) sncrono


Adems de las entradas R y S, posee una entrada C de sincronismo cuya misin
es la de permitir o no el cambio de estado del biestable. En la siguiente figura se
muestra un ejemplo de un biestable sncrono a partir de una asncrona, junto con
su esquema normalizado:

Su tabla de verdad es la siguiente:


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IV.2 Biestable D (Data o Delay)


El flip-flop D resulta muy til cuando se necesita almacenar un nico bit de datos (1 o 0).
Si se aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El
funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto,
idntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del reloj.
Recuerde que Q sigue a D en cada flanco del impulso de reloj.
Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo),
cuya salida adquiere el valor de la entrada D cuando se activa la entrada de
sincronismo, C.
En funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos:
Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en
ingls).
Activo por flanco (de subida o de bajada).

La ecuacin caracterstica del biestable D que describe su comportamiento es:

y su tabla de verdad:
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IV.3 Biestable T (Toggle)


Smbolo normalizado: Biestable T activo por flanco de subida.
Dispositivo de almacenamiento temporal de 2 estados (alto y bajo). El biestable T
cambia de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o de reloj
se dispara mientras la entrada T est a nivel alto. Si la entrada T est a nivel bajo, el
biestable retiene el nivel previo. Puede obtenerse al unir las entradas de control de un
biestable JK, unin que se corresponde a la entrada T. No estn disponibles
comercialmente.

La ecuacin caracterstica del biestable T que describe su comportamiento es:

y la tabla de verdad:
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IV.4 Biestable JK
Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es idntico al
del flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La
diferencia est en que el flip-flop J-K no tiene condiciones no vlidas como ocurre en el
S-R.
Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y
bajo), cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser
activadas:
a) J: El grabado (set en ingls), puesta a 1 nivel alto de la salida.

b) K: El borrado (reset en ingls), puesta a 0 nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea


tras la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso
de activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena.
La ecuacin caracterstica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:


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IV.4.1 Biestable JK activo por flanco


Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por
flanco de bajada
Junto con las entradas J y K existe una entrada C de sincronismo o de reloj
cuya misin es la de permitir el cambio de estado del biestable cuando se
produce un flanco de subida o de bajada, segn sea su diseo. Su
denominacin en ingls es J-K Flip-Flop Edge-Triggered. De acuerdo con la
tabla de verdad, cuando las entradas J y K estn a nivel lgico 1, a cada
flanco activo en la entrada de reloj, la salida del biestable cambia de estado. A
este modo de funcionamiento se le denomina modo de basculacin (toggle en
ingls).

IV.4.2 Biestable JK Maestro-Esclavo


Aunque an puede encontrarse en algunos equipos, este tipo de biestable,
denominado en ingls J-K Flip-Flop Master-Slave, ha quedado obsoleto ya
que ha sido reemplazado por el tipo anterior.
Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo)
se toman los valores de las entradas J y K y en el flanco de bajada (o de
subida) se refleja en la salida.
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Otra forma de expresar la tabla de verdad del biestable JK es mediante la


denominada tabla de excitacin:

Siendo Q el estado presente y Qsiguiente el estado siguiente. La ecuacin


caracterstica del flip flop JK es: Qsiguiente=JQ+KQ la cual se obtiene de la
tabla caracterstica del flip flop.
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III. Aplicacin
Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos
biestables puede representar el estado de un secuenciador, el valor de un contador, un
carcter ASCII en la memoria de un ordenador, o cualquier otra clase de informacin. Un
uso corriente es el diseo de mquinas de estado finitas electrnicas. Los biestables
almacenan el estado previo de la mquina que se usa para calcular el siguiente.

El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el biestable
cambie de estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida
de un biestable puede conectarse a la entrada de reloj de la siguiente y as
sucesivamente. La salida final del conjunto considerado como una cadena de salidas de
todos los biestables es el conteo en cdigo binario del nmero de ciclos en la primera
entrada de reloj hasta un mximo de 2n-1, donde n es el nmero de biestables usados.

Uno de los problemas con esta configuracin de contador (ripple counter en ingls) es
que la salida es momentneamente invlida mientras los cambios se propagan por la
cadena justo despus de un flanco de reloj. Hay dos soluciones a este problema. La
primera es muestrear la salida slo cuando se sabe que esta es vlida. La segunda, ms
compleja y ampliamente usada, es utilizar un tipo diferente de contador sncrono, que
tiene una lgica ms compleja para asegurar que todas las salidas cambian en el mismo
momento predeterminado, aunque el precio a pagar es la reduccin de la frecuencia
mxima a la que puede funcionar.

Una cadena de biestables T como la descrita anteriormente tambin sirve para la


divisin de la frecuencia de entrada entre 2n, donde n es el nmero de biestables entre
la entrada y la ltima salida.
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SIMULACIONES EN PROTEUS
NAND RS
A) Condiciones A B 0 1

B) Condiciones A B 1 0
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C) Condiciones A B 0 0

A B = 0 0
U1:A
1
A 0 3
2 ? QA = 1
74S00

U2:A
1
3
2 ? QB = 1
B 0
74S00

A B QA QB
0 0 1 1

D) Condiciones A B 1 1

A B = 1 1
U3
A 1
? QA
NAND

U4

? QB
B 1
NAND

A B QA QB
1 1 NO CAMBIA MEMORIA
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LA TABLA SERIA :
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NOR RS

A) Condiciones A B 0 1

B) Condiciones A B 1 0
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C) Condiciones A B 0 0

Ci) Condiciones A B 0 0
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D) Condiciones A B 1 1

U3
0
?
NOR A B Q1 Q2

1 1 PROHI BIDO
U4

?
0
NOR
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LA TABLA SERIA:

I) La tabla seria :

A B Qa Qb S U1
Q
NOR

0 0 No Cambia
0 1 1 0 U2

R Q
1 0 0 1 NOR

1 1 -------------
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CONCLUSIONES
Los computadores son implementaciones de lgica
Booleana.
Las funciones Booleanas se describen completamente por
medio de tablas de verdad.
Las compuertas lgicas son pequeos circuitos elctricos
que implementan operadores lgicos.
Los computadores consisten de circuitos lgicos
Combinacionales y secuenciales
Los circuitos combinacionales producen salidas
inmediatamente despus de que sus entradas cambian.
Los circuitos secuenciales requieren de las seales de reloj
para producir cambios en las salidas
Los circuitos secuenciales bsicos son los flip flops.
El comportamiento de los circuitos secuenciales puede ser
expresado utilizando tablas de comportamiento.

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