Registros de Desplazamientos

Profesor Jorge Gianotti Hidalgo

Departamento de Ingeniería Eléctrica
Universidad de Antofagasta
2006
Sistemas Digitales 1
 Registros de Desplazamientos

Entrada Serie y Salida Serie

Cell n xn Cell i xi Cell i-1 xi-1 Cell 1 x1

Serial in Serial out

M S M S M S M S

Shift
control
pulse
(a)

Serial in Serial out

S Q S Q S Q
CK CK CK
R Q R Q R Q

Shift

(b)

Sistemas Digitales 2
 Registros de Desplazamientos Genéricos

Parallel in (Y)
Parallel out (X)

Serial in n-Bit shift Serial out

register

Preset control
Shift pulse
Clear control
(a)

Parallel in (Y) Parallel out (X)

Serial out Serial in n-Bit shift

n-Bit shift
register register

Preset control
Shift pulse Shift pulse

Clear control Clear control

(b) (c)

Sistemas Digitales 3
 SN74164 Registro de desplazamiento entrada serie y salida serie
(9)
Clear
(8)
Clock
(1)
Serial A Clear Clear Clear Clear Clear Clear Clear Clear
R R R R R R R R
inputs B QA QB QC QD QE QF QG QH

(2) CK CK CK CK CK CK CK CK
S QA S QB S QC S QD S QE S QF S QG S QH

(3) (4) (5) (6) (10) (11) (12) (13)

Output Output Output Output Output Output Output Output
QA QB QC QD QE QF QG QH
(a) (Serial output)

Clear
Serial A
inputs B
Clock
QA
QB
QC
Outputs QD
QE
QF
QG
Clear Clear
(b)

Sistemas Digitales 4
 SN74165 Registro 8-bit Entrada Serie Salida Serie

Parallel inputs

A B C D E F G H
(1) (11) (12) (13) (14) (3) (4) (5) (6)
Shift/Load

(15)
Clock inhibit
Clock
(2)
S S S S S S S S (9)
QH
CK CK CK CK CK CK CK CK
(10) (7)
Serial D D D D D D D D QH
R R R R R R R R

(a)

A
(1) (11)
Shift/Load

(15)
Clock inhibit
Clock
(2)
S
CK
(10)
Serial D
R

(b)

Inputs Internal Output

Shift/ Clock Parallel outputs
load inhibit Clock Serial A...H QA QB QH
L ´ ´ ´ a...h a b h
H L L ´ ´ QA0 QB0 QH0
H L ­ H ´ H QAn QGn
H L ­ L ´ L QAn QGn
H H ´ ´ ´ QA0 QB0 QH0

(c)

Sistemas Digitales 5
 SN74165 Diagrama de Tiempo

Clock

Clock inhibit

Serial input L

Shift/load

A H
L
B

C H

L
D
Data
E H

F L

G H

H H

Output QH H H L H L H L H

L L H L H L H L
Output QH
Serial shift

Load
Inhibit
(d)

Sistemas Digitales 6
 SN7495 Registro de Desplazamiento a la derecha - izquierda

Sistemas Digitales 7
 SN7495 Registro de Desplazamiento a la derecha - izquierda

Sistemas Digitales 8
 Circuito para desplazamiento derecha e izquierda (SN7495)

SALIDA DESPLAZAMIENTO IZQUIERDA SALIDA DESPLAZAMIENTO DERECHA

A B C D A B C D
SALIDAS SALIDAS
ENTRADA MODO DE ENTRADA MODO DE
7495 7495
SERIE CONTROL SERIE CONTROL
ENTRADAS ENTRADAS
A B C D A B C D

ENTRADA DESPLAZAMIENTO ENTRADA DESPLAZAMIENTO

IZQUIERDA
DERECHA

Sistemas Digitales 9
 Contadores con Registros de Desplazamiento
Contadores tipo Anillo
1000

Entrada
Serie A B C D
Salida
serie

0001 0100
CLOCK

0010
1100 1101

1001 0110 1011 1110 0000 1111

0011 0111
0101 1010

Sistemas Digitales 10
 Contadores tipo Anillo con partida por sí-mismo

Ser. QA Ser. QB Ser. Ser.

QC QD
In In In In

A B C D

Clock

Sistemas Digitales 11
 Diagrama de estados del contador de Anillo
con partida por sí-mismo

0000

Secuencia de conteo Válida

1000

1110 0111 0011 0001 0100 1001

1111 1101 0110 0010

1100 0101 1011

1010

Sistemas Digitales 12
 Contador Johnson

El contador Johnson difiere de los Contadores tipo Anillo, en que el

complemento de la última etapa es realimentada a la entrada del
contador. El resultado es un contador con 2N estados ( N es la longitud
en bits del registro). Un contador Johnson tiene 2N-2N estados sin uso.

J A. QA JB QB JC QC JD QD

A B C D

Clock

Realimentación Básica

Sistemas Digitales 13
 Diagrama de estados del contador con realimentación básica

13 6 0 8

10 11 1 12
Estados Inválidos Estados Válidos

4 5 3 14

9 2 7 15

Sistemas Digitales 14
 Contador Johnson de 4 bits

Longitud de Ciclo Impar de período 7 sin partida por sí-mismo

Ser-In B C D MC
A
7495
CLOCK-1 A B C D CLOCK-2

Pulso Reset

Sistemas Digitales 15
 Diagrama de Estados Contador Johnson de 4 bits

2 9 15 7

5 4 14 3
Secuencia no válida Secuencia válida

11 10 12 1

6 13 8 0

Sistemas Digitales 16
 Contador Generador Lineal con Registro de Desplazamiento

Son contadores más fáciles de construir que los contadores síncronos y

poseen largos períodos de longitud.
Usan un módulo-2 (OR-Exclusiva) como realimentación.
Se dividen en subclases de :
• Contadores de Máxima Longitud de Desplazamiento (MLS)
• Contadores Sin Máxima Longitud de Desplazamiento

La máxima longitud de desplazamiento es de 2N-1, donde N es el

número de etapas del registro de desplazamiento.
En la Tabla siguiente se ilustra una lista de términos de realimentación
para registros de desplazamientos de distintas etapas.

Sistemas Digitales 17
 TABLA DE REALIMENTACION

Nº Ecuación lógica de
Etapas realimentación
3 B⊕C
⊕
4 C⊕D
5 C⊕E
6 E⊕F
7 F⊕G
8 D⊕E⊕F⊕H
9 E⊕I
10 G⊕J
11 I⊕K
12 F⊕H⊕K⊕L
Sistemas Digitales 18
 Contadores de Máxima Longitud de Desplazamiento (MLS)

Lógica de Realimentación
Circuito para Máxima Longitud de Desplazamiento Lineal para
Contadores Generadores con Registro de Desplazamiento

.
+ .

SA. QA SB QB SN-1 QN-1 SN QN

A B N-1 N

Clock

Sistemas Digitales 19
 Ejemplo

Contador Generador con Registro de Desplazamiento MLS de 3 bits, con

partida por sí-mismo.

Ec. Realimentacíon:

A BC + ( B ⊕ C )
AB + ( B ⊕ C )

SA. QA SB QB SC QC
A B C
RA RB RC

Clock

Sistemas Digitales 20
 Secuencia de Conteo del 3-bits MLS

0 4

1 2

3 5

7 6

2N-1 estados + partida de 000

Sistemas Digitales 21
 Contadores Sin Máxima Longitud de Desplazamiento

Se refiere de preferencia a circuitos contadores generadores

con registros de desplazamiento que poseen un ciclo de
cuenta inferior a 2N-1.

• Este contador emplea la técnica del saltar algunos

estados de la secuencia de máxima longitud de
desplazamiento para reducir su ciclo de cuenta.
• De esta forma se consigue una ecuación de
realimentación que obliga al contador a dar un salto
de estados en su secuencia máxima.
• El estado de salto puede ser obtenido de la siguiente
tabla de acuerdo al número de etapas del registro.

Sistemas Digitales 22
 Tabla de Términos de Salto

Etapas
Período Entrada Serie
A B C D E
4 0 1 1 1
5 1 0 0 1
6 1 1 0 0
7 MLS
8 0 1 1 0 0
9 0 1 0 0 1
10 1 1 0 0 1
11 0 0 1 1 1
12 1 0 0 0 1
13 1 0 1 1 1
14 1 1 1 0 0
15 MLS
16 1 1 0 1 0 1
17 1 0 0 0 1 0

Sistemas Digitales 23
 Ejemplo de Diseño 01

Diseñar un Contador Generador sin máxima longitud de desplazamiento

de período 12 y sin partida por sí-mismo.

Desarrollo: para contar un período 12 se necesita de un registro de 4

etapas (A,B,C y D), con una entrada serie y sincronizado por pulsos de
reloj. Además determinar la ecuación de realimentación en conjunto
con el estado de salto.
De acuerdo a la tabla de términos de salto, se encuentra que para un
período 12, el estado de salto es 1000, es decir:

A BC D

La longitud máxima de desplazamiento es de 15 estados para un

registro de 4 etapas, luego si el período deseado es 12, luego deberán
saltarse a partir del estado de salto tres estados (15-12 = 3 estados).

Sistemas Digitales 24
 Secuencia de estados del generador de período 12

1110 1111 0111

0000
1101 0011

0001
1010

Estado de salto 1000

0101

1011

0110
0010 0100
1100 1001

Sistemas Digitales 25
 Circuito Final

Ecuación de Realimentación: (C ⊕ D ) + A BC D = (C ⊕ D ) + A BC

SA. QA SB QB SC QC SD QD
A B C D
RA RB RC RD

Clock

Sistemas Digitales 26
 Ejemplo de Diseño 02

Diseñar un Contador Generador sin máxima longitud de desplazamiento

de período 8 y con partida por sí-mismo. Determine el estado de salto a
partir del diseño.

Desarrollo: para determinar el estado de salto se debe proceder como

sigue:

• Establecer una primera fila con la secuencia de estados MLS.

• Establecer una segunda fila idéntica a la primera. En ella se
marcarán los bits que se eliminarán para ajustarse al período
solicitado.
• La tercera fila, estable los bits desplazados a la derecha tantos
bits haya que eliminar por estados saltados.
• La cuarta fila es una operación OR exclusivo bit a bit entre la
primera y tercera fila.

Sistemas Digitales 27
 Determinación del estado de salto

Término de Salto = A B C D A B C D

Bits omitidos
Secuencia Original
0 1 0 0 0 1 1 1 1 0 1 0 1 1 0 0 1 0 0 0 1 1 1 1
MLS

Secuencia Original
0 1 0 0 0 1 1 1 1 0 1 0 1 1 0 0 1 0 0 0 1 1 1 1
MLS

Secuencia Original
desplazada 7 bits a 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1 0 1 1 0 0 1
la derecha

Or Exclusivo de
0 1 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1 0 1 1 0
cada columna

Sistemas Digitales 28
 Secuencia de estados

1110 1111 0111

1101 0011
0000

0001
1010

1000
0101
Secuencia válida

1011

0110
0010 0100
Estado de salto 1100 1001

Sistemas Digitales 29
 Ecuación de Realimentación

F = (C ⊕ D) • (ABCD) + A BCD = CD + ACD + A BD

Realimentación Término de Partida Estado

MLS Salto 0000
(inhibe)

Sistemas Digitales 30
 Circuito Final con registro de desplazamiento de 4 bits Serie-In

A B C D

D'

C'

B'

C' A'
D

A Ser-In
C A B C D MC
D' 7495
A B C D CLOCK-2
CLOCK-1
A'
B'
D' Pulso Reset

Sistemas Digitales 31
 Registros de Desplazamiento Generadores de Palabras

Estos circuitos se conocen como memorias de solo lectura de registros

de desplazamiento.
El diseño de un generador de palabras se realizará mediante la
generación de los números de código BCD 6,7,8 y 9, usando el mínimo
de etapas de registros.

Sistemas Digitales 32
 Pasos de diseño

Caso 1.- Usando un registro de desplazamiento de 4 etapas.

ABCD
1001
El 1001 se repite antes 0100
de completar la 0010
1001 = 9
secuencia de los 16 0001
estados que permiten la 1000
generación de los
códigos BCD 9-8-7-6
1100
1000 = 8
1110
1111
0111
0011
0111 = 7
En consecuencia se 1001
debe probar generar 1100
los códigos BCD 0110
solicitados con un 1011 0110 = 6
registro de cinco 0101
etapas.
0010
Sistemas Digitales 33
 Pasos de diseño

Caso 2.- Usando un registro de desplazamiento de 5 etapas.

ABCDE
01001
00100
Con un registro de 5 1001 = 9
00010
etapas no se repite ningún
10001
código, luego se elige este
11000
registro.
11100
1000 = 8
11110
01111
00111
10011
0111 = 7
11001
01100
10110
01011 0110 = 6
00101
10010
Sistemas Digitales 34
 Secuencia de estados para un registro de cinco etapas

6 00101
10010
Clave
01001

ABCDE
01011
00100 9
Estado
10110
00010
inicial 00000

01100 00011 10001

11000 00001
11001

11111
11100 10000
7 10011

00111 11110 01000

01111
8
00110 01101 11010 10101 01010 10100

Sistemas Digitales 11011 10111 01110 11101 35

 Mapa del estado siguiente y ecuación de realimentación

CDE
AB 000 001 011 010 110 111 101 100

00 X X X 1 X 1 1 0

01 X 0 0 X X 0 X 1

11 1 0 X X 0 X X 1

10 X 1 1 0 0 X X X

F = B D’ E’ + B’ E + A’ D E’

Sistemas Digitales 36
 Circuito Final

A B C D E

D'

B'

B' A'
E
SALIDA

B Ser-In
E' A B C D E MC
D' F
A B C D E CLOCK-2
CLOCK-1
A'
D
E'
Pulso Reset

Sistemas Digitales 37