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3. Biestable en el que para una combinación de entrada las salidas Q y /Q son iguales.
JK D RS SC Ninguno de los anteriores
flanco descendente flanco ascendente nivel alto nivel bajo Ninguno de los anteriores
5. Flip-Flop en el cual si se conectan sus dos entradas a voltaje la salida Q conmuta cada que se detecta un
cambio de reloj.
JK D RS SC Ninguno de los anteriores
Responda.
2. Llene la tabla de verdad del siguiente biestable, indique a que se refiere cada estado de salida y si es activo
en bajo o en alto.
E SET RESET Q /Q
Sistemas Digitales II Primer examen parcial
3. Escribe los estados de salida para Q, del siguiente flip-flop sincronizado con transición de bajada (el CLEAR
se activa en nivel bajo): 20 ptos.