SINTETIZADOR DE FRECUENCIA BASADO EN EL CIRCUITO INTEGRADO

PLL CD (4046)

Participantes

JUAN CAMILO CORTÉS

20142005211
juccortesc@correo.udistrital.edu.co

ANDRÉS FELIPE PRIETO CELIS

20141005211
afprietoc@correo.udistrital.edu.co

integrado CD4046 proporcionada por el

1. RESUMEN: En esta práctica se implementó
fabricante.
un sintetizador de frecuencias empleando el PLL con el
chip CD 4046 y el contador digital 74LS163 para
generar frecuencias a partir de una señal cuadrada de 3. MARCO TEÓRICO
5Vpp 1Mhz, de 100 KHz a 1 MHz en pasos de 100KHz,
comprobando así el PLL en su función de multiplicador DIAGRAMA DE BLOQUES DEL SISTEMA
de frecuencia.

PALABRAS CLAVE: PLL, rango de captura, VCO.
ABSTRACT.
In this practice, a frequency synthesizer was
implemented using the PLL with the CD 4096 chip and
the 74LS163 digital counter to generate frequencies from
a square 5Vpp 1Mhz signal, from 100 KHz to 1 MHz in
steps of 100KHz, thus checking the PLL in its function of
frequency multiplier.
Keywords. PLL, capture range, VCO.
El diseño del sintetizador de frecuencia al que
se hace referencia en este informe es de tipo
entero N, es decir que las frecuencias de salida
son múltiplos enteros de la frecuencia de
referencia. Además, el diseño de este
sintetizador está basado en el circuito integrado
CD4046. En la figura 1 se encuentra el
diagrama de bloques del sistema.

2. INTRODUCCIÓN
se realizó el diseño y la implementación de un
sintetizador de frecuencia tipo entero N basado
en el PLL CD4046 y en el circuito integrado
contador 74LS163, este último se utilizó para
realizar la división de frecuencia. Figura 1. Diagrama de bloques del sintetizador de
En el presente informe se encuentra el proceso frecuencia
llevado a cabo para el diseño de cada una de
las etapas que conforman a este tipo de Comparador de fase, filtro y VCO Para la
sistemas. El diseño realizado estuvo en gran realización de estas tres etapas del sintetizador
parte basado en la hoja de datos del circuito de frecuencia (comparador de fase, filtro y

1
VCO), se utilizará el circuito integrado
CD4046, como se ha mencionado
anteriormente. En la figura 2 se encuentra el
esquema interno de este PLL. Como se
observa en la figura, el PLL cuenta con dos
comparadores de fase, el primero basado en
una compuerta lógica XOR y el segundo
basado en una comparación directa de desfases
entre la señal de referencia y la señal del VCO.
Para este diseño se utilizará el comparador 2 y
un filtro pasa-bajo de primer orden. La
escogencia de los valores de C1, R1 y R2, que
determinan las características del VCO se
encuentran más adelante.
Figura 2. Esquema interno del CD4046
El detector de fase se encarga de producir un nivel DC o
una señal de muy baja frecuencia que es proporcional a
la diferencia entre la fase del VCO y la señal de entrada.
El filtro y el amplificador eliminan la oscilación que sale
del detector de fase y amplifican la señal para obtener el
mejor rendimiento posible del sistema.
El oscilador controlado por voltaje se encarga, al estar
realimentado, de controlar la señal de salida y hacer que
la señal de salida y la de entrada se encuentren con la
misma fase.
Se dice que la malla está enganchada cuando existe una
relación lineal entre la salida del detector de fase y la
diferencia de fase entre el VCO y la señal de entrada.
2
El PLL tiene una selectividad inherente en la fre-cuencia
central establecida por la frecuencia de operación libre
del VCO (𝜔0 ); responderá solamente a las frecuencias
de señal de entrada que estén separadas de wo por
me-nos que 𝜔𝐶 o 𝜔𝐿 , dependiendo de si el lazo
comienza con o sin una condición inicial de enganche.
La linealidad de las características de la conversión
frecuencia a tensión del PLL está determinada
solamen-te por la ganancia de conversión del VCO. Por
lo tanto, en la mayo-ría de las aplicaciones PLL, se
requiere que el VCO tenga una ca-racterística de
transferencia voltaje a frecuencia altamente lineal.
4. DESARROLLO
Se realiza el diseño para un sintetizador, con los
circuitos integrados 4046 el cual es un PLL y el circuito
integrado 74LS163 el cual es un contador programable,
con estos circuitos y teniendo en cuenta el esquema de la
figura 2, se calcula os componentes y los condensadores:
. Figura 3. Sintetizador de frecuencias.
Se establece una frecuencia máxima y una mínima:
𝑓𝑚𝑖𝑛 = 100 𝐾𝐻𝑧 𝑦 𝑓𝑚𝑎𝑥 = 1 𝑀𝐻𝑧
El cálculo de la frecuencia fundamental es:
𝑓𝑚𝑎𝑥 − 𝑓𝑚𝑖𝑛 1000𝐾𝐻𝑧 − 100𝐾𝐻𝑧
𝑓0 = = = 450 𝐾𝐻𝑧
2 2
Para el cálculo de 𝐶1 𝑦 𝑅2 se tiene la siguiente gráfica:
 𝑓𝑚𝑎𝑥
= 10
𝑓𝑚𝑖𝑛

𝑅2
= 16
𝑅1

R1=R2/16=6.25 𝐾𝛺

Figura 4. 𝑓𝑚𝑖𝑛 𝑣𝑠 𝐶1

Tomando en cuenta las frecuencias determinadas y

𝑉𝐷𝐷 = 5 𝑣 se obtiene por la gráfica los siguientes
valores:
Se asume 𝑅2 = 100𝐾𝛺 𝑝𝑜𝑟 𝑙𝑜 𝑞𝑢𝑒 𝐶1 = 100𝑝𝐹
Ahora se procede a calcular la relación entre frecuencia
máxima y mínima, como se escogió un 𝑉𝐷𝐷 = 5 𝑣, la
relación entre 𝑅1 y 𝑅2 es de aproximadamente 16 por la
curva de la figura 5 tenemos:
Filtro pasa bajo En la figura 6 se encuentra el
esquema del filtro pasa bajo que se utilizará
para el diseño del sintetizador de frecuencia.
Debido a que es necesario diseñar este filtro
con una frecuencia de corte muy baja y poca
atenuación, se tomaron los valores R3, R4 y
C2 como se muestran en la figura 6 y en la
tabla 3.

Valores de R3, R4 y C2 para la configuración

del filtro.

Figura 5. R2/R1 vs Fmax/Fmin

3
Figura 6. Filtro pasa bajo para el PLL

5. RESULTADOS

Figura 9. Señal a 400 KHz

6. ANÁLISIS DE RESULTADOS

7. CONCLUSIONES

- Gracias a una caracterización realista de los

elementos del PLL, se ha podido predecir la
Figura 7. Señal a 100 KHz salida en frecuencia.
- El oscilador controlado por voltaje VCO, es
quizá el bloque de un sistema sintetizador de
frecuencia más importante. Por esta razón es
que el diseño de este sistema se basa
principalmente en configurar las frecuencias de
oscilación del VCO de acuerdo con el voltaje
de alimentación con el que se trabajará. Para
este fin las hojas de datos del CD4046
proporcionadas por el fabricante brinda unas
gráficas que describen el comportamiento del
VCO interno a este circuito integrado
- Aunque no se logró obtener todo el rango de
frecuencias deseado debido a problemas en la
configuración del contador, se observa como
funciona el PLL como multiplicador de
frecuencia.

Figura 8. Señal a 200 KHz

4
REFERENCIAS
1. [1] Héctor Fernando Cancino de Greiff, “Circuitos de RF y las
Comunicaciones Analógicas”, Cp. IX pgs. 151-171, No
publicado.
2. [2] Gerardo Andres Lopez, Fajardo Londoño, Juan Sebastian
Ferrer, “Circuitos de modulación”, [Formato digital]. Disponible
en: https://electronics.stackexchange.com/questions/104416/dsb-
sc-modulation-circuits
3. [3] Leven Andrew, “Telecommunications circuits and
technology”, Cp. VII pgs. 130-143, 2000; ed. Linacre House.