Simulación con JFET

Se utilizo el siguiente circuito en simulación con la fuente V1 en el positivo

conectado a la resistencia y en seguida al drenaje del transistor, la fuente V2 con
el negativo conectado en la puerta tambien del transistor y finalmente el negativo
de V1 con el positivo de V2 conectadas hacia la fuente del JFET

Al realizar en simulación el barrido de parámetros resulta la siguiente tabla de

valores de ID para determinar VGS
De la tabla resulta la siguiente grafica como representación matemática de los
datos anteriores obtenidos