Pre-Tarea

Grupo: 309696_13

Presentado por:
Brayan Damián Cuervo Montaña
Código: 1012405164

Presentado a:
Ing. Néstor Javier Rodríguez
Tutor

Universidad Nacional Abierta y a Distancia UNAD

Programa de Ingeniería de Telecomunicaciones
Microprocesadores Y Microcontroladores
08 de febrero de 2019
 Pre-Tarea – Actividad de Presaberes

Actividades para desarrollar

Para el desarrollo de la actividad de presaberes - reconocimiento del

curso, el estudiante en primera instancia debe desarrollar los siguientes
pasos:

1. Actualizar perfil, ingrese al perfil personal, diligencie datos

como ciudad de ubicación, centro en donde se matriculó,
programa, fotografía, una breve descripción, número de
teléfono, e-mail, Skype, etc. Datos que son muy
importantes para fortalecer la interacción entre
compañeros de grupo colaborativo y curso.
 2. Realizar el diseño de una ALU (Unidad Aritmético Lógica)
basada en compuertas lógicas y/o flip-flops (pueden
presentar el diagrama esquemático como su
funcionamiento tanto en simulación como en lenguaje
VHDL usando por ejemplo Proteus o Vivado, recuerden que
pueden usar el que quieran siempre y cuando se presente
el funcionamiento), (Recuerde que en el syllabus se
encuentra la referencia bibliográfica para el desarrollo de la
actividad)

Se realiza la implementación de la unidad aritmética lógica, con el

Software Vivado según lo indicado en la guía de actividades.

Con la ayuda del software Vivado, se da continuidad a diseñar ALU EN

VHDL.

Para la elaboración de este diseño, se plantea dos entradas X Y Y, de 8

bits y una entrada de ejecución de 3 bits, para un planteamiento total
de 8 operaciones posibles determinadas por bit, en la entrada ejecución
representada a continuación:

Donde se describe el funcionamiento en VHDL de la siguiente forma:

Library IEEE;
Use IEEE.std_logic_1164.all;
Use IEEE.numeric_std.all;
Use IEEE.std_logic_insigned.all;

Entity ALU is
Port ( X : in STD_LOGIC_VECTOR (0 to 7);
Y : in STD_LOGIC_VECTOR (0 to 7);
SALIDA : out STD_LOGIC_VECTOR (0 to 7);
EJECUCIÓN : in STD_LOGIC_VECTOR (0 to 2));
End ALU;
Architecture Behavioral of ALU is
Begin
With OPERACIÓN select
SALIDA <= X and Y when “000”,
Xor Y when "001",
(X and Y) or (X and Y) when "010",
Xorx when "011",
Yor Y when "100"
 (X or X) and (not Y)when " 101
Xor (not Y) when "110",
Y and Y and Y when others
End Behavioral;

Figura 1. Composición desarrollada.

Figura 2. Esquemático de la Unidad Aritmética Lógica

En la imagen se evidencia a el esquemático en RTL, se puede observar

que esta formado por un multiplexor de 8 entradas, y una salida, 4
compuertas AND 5 compuertas OR
Figura 4. Simulación de la implementación de la Unidad Aritmética
Lógica