FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Carrera de Tecnologías de la Información

Carrera de Electrónica y Automatización
Carrera de Telecomunicaciones
Carrera de Electricidad

CP - SISTEMAS DIGITALES

PRÁCTICA N°13
1. TEMA
DISEÑO SECUENCIAL SINCRÓNICO
2. OBJETIVOS
2.1. Familiarizar al estudiante con el diseño de circuitos secuenciales sincrónicos

3. TRABAJO PREPARATORIO
3.1. Utilice flip-flops tipo JK para diseñar un circuito secuencial sincrónico que permita
detectar la secuencia de bits asignada para cada grupo. Una vez terminada la
detección, la salida Z<t> debe tomar el valor 1 y el circuito debe regresar al
estado inicial para empezar una nueva detección; en cualquier otro caso, Z<t>
debe ser 0. Incluir una entrada de inicialización manual o M.R. En este ítem se
debe presentar el siguiente análisis:
 Diagramas de Estados
 Tabla de Estados
 Asignación de Estados
 Tabla de Comportamiento de la red secuencias sincrónica (utilizando FF-JK)
 Mapas de Karnaugh para reducir las expresiones.
 Expresiones finales obtenidas de los mapas de Karnaugh
 Simulación del circuito implementado

GRUPO SECUENCIA
GR1 010101
GR2 101101
GR3 110110
GR4 101010
GR5 001010
GR7 011010
GR8 100110
GR9 100101
GR10 110101
GR11 001011
GR12 110010

Nota: Guiarse en el ejemplo 3 mostrado en el libro de referencia en la página 285.

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4. EQUIPO Y SOFTWARE
 Computadora.
 Micrófono externos o integrados.
 Parlantes externos o integrados.
 Proteus.
 Logisim.
 Google Chrome.
 Google Meet Grid View.
 Nod.
 Google Remote Desktop.

5. PROCEDIMIENTO
5.1. Presentar el diseño del circuito 3.1 realizado en el trabajo preparatorio.
5.2. Modificar el diseño del circuito 3.1 de manera que ahora detectara 7 bits. Siendo
el bit x=0 o x=1 de la secuencia bbbbbbx asignado por el instructor.

6. INFORME
6.1. Investigue 3 aplicaciones del diseño secuencial sincrónico.
6.2. Modificar el diseño del circuito 3.1 del trabajo preparatorio para que, una vez
detectada la secuencia, la salida Z<t> tome el valor 1 pero con el siguiente pulso
de reloj y que además el circuito esté listo para detectar todas las secuencias
válidas que lleguen a través de X<t>. En este ítem se debe presentar el siguiente
análisis:
 Diagramas de Estados
 Tabla de Estados
 Asignación de Estados
 Tabla de Comportamiento de la red secuencias sincrónica (utilizando FF-JK)
 Mapas de Karnaugh para reducir las expresiones.
 Expresiones finales obtenidas de los mapas de Karnaugh
 Simulación del circuito implementado
6.3. Conclusiones.

6.4. Recomendaciones.

7. REFERENCIAS

[2] NOVILLO CARLOS A., "Sistemas Digitales" Quito, Escuela Politécnica Nacional,
2010.
Elaborado por: Ing. Elvis Espinosa

Revisado por: Ing. Ramiro Morejon, MSc./ Jefe de Laboratorio

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