UNIVERSIDAD TÉCNICA DE AMBATO

FACULTAD DE INGENIERÍA EN SISTEMAS, ELECTRÓNICA E

INDUSTRIAL

CARRERA DE INGENIERÍA EN ELECTRÓNICA Y COMUNICACIONES

VLSI

OCTAVO ELECTRONICA “A”

TAREA

“Compuerta OR_VHDL”

NOMBRE:

▪ López G. Diego I.

Fecha de Envío: 24/03/2020

Fecha de Entrega: 24/03/2020

Docente: Ing. Marlon Antonio Santamaría Villacis

Febrero 2020 / Marzo 2020

AMBATO - ECUADOR
 Tarea Compuerta OR_VHDL

Compuerta OR

Código VHDL

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Compuerta_OR is
Port( A : in STD_LOGIC;
B : in STD_LOGIC;
S : out STD_LOGIC);
end Compuerta_OR;

architecture Behavioral of Compuerta_OR is

begin
S <= A or B;

end Behavioral;

Captura de Pantalla
 SIMULACIÓN

Archivo VHDL Test Bench

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY simulacion_CompuertaOR IS
END simulacion_CompuertaOR;

ARCHITECTURE behavior OF simulacion_CompuertaOR IS

COMPONENT Compuerta_OR
PORT(
A : IN std_logic;
B : IN std_logic;
S : OUT std_logic
);
END COMPONENT;

--Inputs
signal A : std_logic := '0';
signal B : std_logic := '0';

--Outputs
signal S : std_logic;
-- No clocks detected in port list. Replace <clock> below with
-- appropriate port name

BEGIN

-- Instantiate the Unit Under Test (UUT)

uut: Compuerta_OR PORT MAP (
A => A,
B => B,
S => S
);

-- Stimulus process
stim_proc: process
begin
-- hold reset state for 100 ns.
wait for 100 ns;

A <= '0';
B <= '0';

wait for 20 ns;

A <= '0';
B <= '1';

wait for 20 ns;

A <= '1';
B <= '0';
 wait for 20 ns;

A <= '1';
B <= '1';
wait;
end process;

END;

Combinaciones

Simulacion Check Syntax

ISim Simulador de Estados

Combinación 1:
A B S
0 0 0

Combinación 2:
A B S
0 1 1
Combinación 3:
A B S
1 0 1

Combinación 4:
A B S
1 1 1