ANÁLISIS Y DISEÑO DE CIRCUITOS

CON MEMEORIAS

Análisis y Diseño de circuitos con 1

memorias

Clasificación de las Memorias (1)

• Memoria Principal
FMemorias de ferrita (obsoletas)
FMemoirias Integradas
• Memorias RAM (Random Access Memory)
• Memoiras ROM (Read Only Memory)
• Memorias PROM (ROM Programable)
• Memorias EPROM
• Memorias OTP (One Time PROM)
• Memorias EAROM

Análisis y Diseño de circuitos con 2

memorias

1
 Clasificación de las Memorias (2)

• Memoria Caché
• Memorias de Masa
FMemoria en Disco Duro
FMemoria en disquete
FMemorias en Disco óptico o disco CD-ROM
FMemorias en Cinta

Análisis y Diseño de circuitos con 3

memorias

Memoria de núcleo de ferrita

Hilos de selección
y escritura

Hilo de lectura

Análisis y Diseño de circuitos con 4

memorias

2
 Características de las Memorias (1)
• Capacidad: Es la cantidad de información
que puede almacenar una memoria. Su
unidad en el bit. Son múltiplos:
– Byte: Es la palabra de información compuesta
por 8 bits
– Kilobyte (KB): Equivale a 210bytes, es decir
1024 bytes
– Megabyte (MB):Equivale a 220bytes, es decir
1.048.576 bytes
Análisis y Diseño de circuitos con 5
memorias

Características de las Memorias (2)

• Tiempo de acceso: Es el tiempo

transcurrido desde que se pide una
información a la memoria, hastra que ésta
se recibe.
Tipo de memoria Tiempo de acceso
Núcleo de Ferrita 0,3 µs - 1µs
Cinta magnética 5 ms – 1s
Disco magnético 10 ms – 50 ms
CD_ROM 200 ms – 400 ms
Memorias integradas MOS 2ns – 300 ns
Memorias integradas bipolares 0,5 ns – 50 ns

Análisis y Diseño de circuitos con 6

memorias

3
 Características de las Memorias (3)

• Volatilidad: Es la propiedad que tiene la

memoria de retener o no la información que
posee cuando se le desconecta la
alimentación.
– Memorias Volátiles; ejemplo las RAM
– Memorias No volátiles: ejemplo las ROM

Análisis y Diseño de circuitos con 7

memorias

Características de las Memorias (4)

• Modo de acceso: Es el método que la

memoria emplea para acceder a una
información almacenada en ella. Los
métodos más utilizados son:
– Acceso aleatorio
– Acceso secuencial
– Acceso ciclico
– Acceso por pila o acceso LIFO
Análisis y Diseño de circuitos con 8
memorias

4
 Modo de Acceso cíclico
• Acceso cíclico: Este modo
de acceso es una
combinación entre el acceso
secuencial y el acceso
aleatorio. Los dispositivos
de memoria que utilizan este
tipo de acceso son los discos
duros y los disquetes, en los
cuales la información viene
grabada en pistas Pista
Sector dentro de una pista
concéntricas.
Análisis y Diseño de circuitos con 9
memorias

Modo de Acceso por Pila o LIFO

Las siglas LIFO (Last in, first out) significan: último en entrar,
primero en salir.
Análisis y Diseño de circuitos con 10
memorias

5
 Modo de Acceso por Cola o FIFO
PILA FIFO

23
3A

F4
23 3A

6B
F4 23 3A

Entrada de datos Salida de datos

• Acceso por cola o acceso FIFO : El significado de las siglas FIFO

(First in, first out) es: primero en entrar primero en salir. La
estructura de estas memorias aparece en la Figura
Análisis y Diseño de circuitos con 11
memorias

Patillaje
ALIMENTACIÓN
• Patillas de alimentación Bus de direcciones Bus de datos
• Patillas del bus de A0
D0
direcciones A1
D1
A2
• Patillas del bus de datos A3
D2
D3
(D0-Dn) A4
D4
A5
• Patilla de selección de
Lectura/Escritura (R/W)
• Patilla de selección de Dn
Am
pastilla (CS= Chip Select
o CE = Chip Enable) CS R/W

Análisis y Diseño de circuitos con 12

memorias

6
Organización Interna de la memorias (1)
0 0
1
2
16 = 2n 3
n=4 4
5
A7 6
7 256
A6 8 Células
9
A5 10
11
A4
12
13
14
15
255

Dato
16 circuitos de lectura / escritura

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Decodificador de columnas

16 = 2 n n=4
A3 A2 A1 A0
Análisis y Diseño de circuitos con 13
memorias

Organización Interna de la memorias (2)

0
1
128 = 2n 2
n=7

Entrada de
direcciones
Matriz de 128 filas x 128 columnas

16.384 células de memoria

11 7
bits bits

A4 … A10

127
0 15 16 31 32 47 48 63 64 79 80 95 96 111 112 127

A0 … A3
0 15 0 15 0 15 0 15 0 15 0 15 0 15 0 15

4 bits MUX MUX MUX MUX MUX MUX MUX MUX

0 1 2 3 4 5 6 7
128/8 = 16
16 = 2n n=4 bit 0 bit 1 bit 2 bit 3 bit 4 bit 5 bit 6 bit 7

Entrada/Salida de datos

8 bits

Análisis y Diseño de circuitos con 14

memorias

7
 SIMBOLOGÍA(1)

Información 1 Información 2

Información y cambio de información en un bus: Cuando una

información está compuesta por varias señales, como en el caso
de los buses de direcciones y de datos, se utiliza la
representación simplificada que se indica en la Figura. El cruce
de las líneas superior e inferior indica que se ha producido un
cambio en una o varias de las líneas que forman el conjunto.
Cuando las líneas permanecen paralelas, se está representando
que la totalidad de la señal permanece sin variación.

Análisis y Diseño de circuitos con 15

memorias

SIMBOLOGÍA(2)

Información
Alta impedancia Alta impedancia

• Estado de alta impedancia en un bus: Se indica

con una tercera línea intermedia, tal y como
aparece en la Figura.

Análisis y Diseño de circuitos con 16

memorias

8
 SIMBOLOGÍA(3)

• Información no útil o irrelevante en un bus:

Cuando la información presente en un
conjunto de líneas es irrelevante, es decir, no
tiene interés para el fenómeno que se describe,
se utiliza el símbolo indicado en la Figura
Análisis y Diseño de circuitos con 17
memorias

SIMBOLOGÍA(4)

“1”

“0” “0”

• Cambio de estado en una línea: Puesto que el tiempo de

cualquier cambio de estado no es nulo, las subidas y bajadas
de las señales, que en la realidad serían cercanas a una
función exponencial, se representan mediante los trazos
incluidos que aparecen en la Figura.
Análisis y Diseño de circuitos con 18
memorias

9
 SIMBOLOGÍA(5)

Paso de 0 a 1 Paso de 1 a 0

Cambio de estado en una línea en momento indeterminado:

Si el instante de paso de cero (0) a uno (1) o de uno (1) a cero
(0) no está determinado o es irrelevante, se señala el margen
de tolerancia mediante un rayado, tal y como aparece en la
Figura.

Análisis y Diseño de circuitos con 19

memorias

Proceso de lectura de una memoria RAM

Análisis y Diseño de circuitos con 20

memorias

10
 Proceso de Escritura

Análisis y Diseño de circuitos con 21

memorias

Memoria RAM 2112 (1)

• Bus de direcciones A0-A8; el
número de direcciones será:
28= 256 direcciones
1 A3 Vcc 16
• Bus de datos I/O0-I/O3;luego la
2 A2 A4 15
logitud de la palabra es 4
3 A1 SRAM 2112 R/W 14
• Nº de bit capaz de almacenar
4 A0 CE 13
256x4=1.024
5 A5 I/04 12
• 2 patillas típicas de
6 A6 I/03 11 alimentación Vcc - GND
7 A7 I/02 10 • /CE :patilla de selección de chip
8 GND I/01 9 • R/W :patilla de lectura escritura
que indica que es una memoria
RAM
Análisis y Diseño de circuitos con 22
memorias

11
 Memoria RAM 2112 (2)

• Tipo RAM estática

• Organización 256x4
• Tecnología NMOS
• Alimentación 5V
• Encapsulado:DIL 16 punes
• Comptaible con tecnología TTL
• Disipación típica de potencia:
– 2112A = 225 mW
– 2112a-L = 150 mW
• Tiempo de acceso máximo:
2112A = 350 ns

Análisis y Diseño de circuitos con 23

memorias

Memorias RAM
• RAM estática o SRAM:
– Formadas por flip-flops.
– Al quitar la alimentación pierden la información
• RAM dinámicas o DRAM:
– Formadas por condensadores que almacenan la información.
– Hay que sometidas a un proceso de reescritura periódico.
– Durante el tiempo de refresco no pueden ser utilizada
– Puede almacenar más información en menos espacio que las
SRAM y relación
• RAM con pila
Análisis y Diseño de circuitos con 24
memorias

12
 SRAM bipolar

F Las células de memoria

Línea Y
están constituidas por
transistores multiemisor
F Tiene un alto consumo
F Alta velocidad Línea T0 T1 Línea
leer/escribir leer/escribir
0 1

Línea X

Análisis y Diseño de circuitos con 25

memorias

SRAM MOS
VDD
• Ventajas
– Bajo consumo debido a
T5 T6 los trasnsistores MOS
– Alta densidad de
T7 T8
integración
Dirección X VSS • Inconvenientes
T1 T3 – Velocidad de trabajo lenta
Dirección Y – Sensibilidad a la
T2 T4 electricidad estática
Salidas celda
Análisis y Diseño de circuitos con 26
memorias

13
 Tipos de Memorias SRAM

• SRAM Burst (ráfaga) • SRAM Pipeline (tubería)

– Permite trabajar a muy alta – Mejora el modelo
velocidad sobre bloques de anterior. Posee un buffer
direcciones. especial que permite que
– Posee un circuitería interna la memoria reciba una
que direcciona la siguiente nueva dirección antes de
posición de memoria sin terminar el acceso
que la solicite el µP. Esto anterior.
es válido solo para un
bloque de posiciones de
memoira consecutivas
Análisis y Diseño de circuitos con 27
memorias

Memoria RAM MCM514256A (1)

• Pines de alimentación Vcc y Vss
1 D0 VSS 20 • Patilla de /W, de donde podemos
deducir que es RAM
2 D1 D3 19
• /CAS y /RAS se utilizan para el
3 W D2 18
refresco, de donde deducimos que es
4 RAS CAS 17 una DRAM
5 NC G 16 • Bus de direcciones A0-A8, pero como
6 A0 A8 15 las memorias DRAM tienen
7 A1 A7 14 multiplexado el bus de direcciones , las
8 A2 A6 13
9 líneas equivalen A0-A17 ,es dedir
9 A3 A5 12
218=262.144 direcciones
• Bus de datos D0-D3 es decir 4 bits
10 VCC A4 11
262.144x4 = 1.048.576 bits
MCM514256A

Análisis y Diseño de circuitos con 28

memorias

14
 Memoria RAM MCM514256A (2)

Datos del Catálogo

• RAM dinámica
• Organización 256Kx4
• Tecnología CMOS
• Alimentación +5V
• Encapsulado DIL 20 pines
• Compatible con tecnología TTL
• Consumo típico 80 mA
• Direccionamiento multiplexado
• Tiempo de acceso máximo 80 ns
• Período de refresco máximo 8 ms

Análisis y Diseño de circuitos con 29

memorias

Memoria RAM MCM514256A (3)

Célula:
• Si T1 se activa, la capacidad
parásita de C se podrá cargar o
no a través de la entrada,
dependiendo que esta sea “1” o
“0”. Si se carga T2 conduce
• Para leer se activa T3, de
manera que la tensión de C
permitirá que T2 conduzca o no
y por lo tanto sabemos si hay
almacenado un “0” o un “1”.

Análisis y Diseño de circuitos con 30

memorias

15
 Tipos de memorias DRAM (1)

FPM RAM (Fast Page Mode RAM) Memorias EDO RAM

Esta memoria DRAM esta (Extended Data Out RAM)
diseñada para trabajar en modo Son una variante de las
paginado, es decir para accesos a memorias FPM RAM, que
bloques de memoria consecutivos. Su mediante la utilización de un buffer
estructura solo difiere de las memorias especial en su salida, las permite,
DRAM convencional en que el por ejemplo, estar finalizando la
decodificador de filas, mantiene lectura de un dato de la matriz y
validada la última dirección sobre la simultáneamente estar
que se trabajo, de esta forma el acceso decodificando la dirección del
a direcciones de memoria consecutivas siguiente dato a leer.
es muy rápido ya que solo hay que
esperar la respuesta del multiplexor de
columnas
Análisis y Diseño de circuitos con 31
memorias

Tipos de memorias DRAM (2)

Memorias BEDO (Burst EDO Memorias SDRAM

RAM): (Synchonous DRAM):
Es una variante de las memorias Es el tipo de memoria DRAM
EDO RAM que mejora su mas moderno de los empleados hoy.
velocidad mediante la inclusión, en Su estructura consta de dos o mas
el propio chip, de un contador de matrices, cuyo funcionamiento se
direcciones. Como en todos los organiza de forma que, mientras se
tipos de DRAM estudiados solo esta realizando el acceso a una
mejoran su respuesta en accesos a matriz, otra está preparando el
direcciones de memoria siguiente acceso. Incorporan en su
consecutivas. estructura todas las mejoras de las
memorias DRAM estudiadas y son
las más rápidas de las memorias
DRAM.
Análisis y Diseño de circuitos con 32
memorias

16
 Módulo SIMM de memoria RAM
VCC (1)
CAS (2)
DQ0 (3)
A0 (4)
A1 (5)
DQ1 (6)
A2 (7) 1 36 37 72
A3 (8)
VSS (9)
DQ2 (10)
A4 (11) (b) Módulos de 72 pines
A5 (12)
DQ3 (13)
15
A6 (14)
A7 (15)
DQ4 (16)
A8 (17)
A9 (18)
A10 (19)
DQ5 (20)
W (21)
VSS (22)
DQ6 (23)
NC (24)
DQ7 (25)
NC (26)
RAS (27)
NC (28)
NC (29)
VCC (30)

(a) Módulo de 30 pines

Análisis y Diseño de circuitos con 33

memorias

Módulo DIMM de memoria RAM

• DIM (Dual In line Memory). En este tipo de

módulos los chip van colocados sobre ambas caras
de las tarjetas.
• Se fabrican con 168 contactos
• Existen módulos DIMM de:
• 4 MB, 8 MB, 16 MB, 32 MB, 64 MB y 128 MB.

Análisis y Diseño de circuitos con 34

memorias

17
 Memoria ROM 6830 (1)

• Dos pines de alimentación VDD 1 VSS A0 24

y VSS. 2 D0 A1 23
3 D1 A2 22
• Cuatro pines de selección CS0,
4 D2 A3 21
CS1, CS2 y CS3.
5 D3 A4 20
• No posee pin de R/W 6 D4 A5 19
• 10 líneas de bus de direcciones 7 D5 A6 18
A0-A9 8 D6 A7 17
210 = 1.024 direcciones 9 D7 A8 16
• 8 líneas de bus de datos D0-D7 10 CS0 A9 15
11 CS1 CS3 14
1.024x8 = 8.192 bits
12 VCC CS2 13
6830

Análisis y Diseño de circuitos con 35

memorias

Memoria ROM 6830 (2)

A0
A1 D0
Información del catálogo
A2 D1 Tipo : ROM
A3 D2
A4
Decodifi-
cador Matriz de Buffers TRI- D3 Organización 1.024x8
de memoria estado D4
A5
dirección de salida
D5
Tecnología NMOS
A6
A7
D6 Alimentación +5V
D7
A8
Compatible con lógica TTL
A9
Consumo másximo 130 mA
Tiempo de acceso máx:
CS0
CS1 68B30A = 250 ns
CS2

Análisis y Diseño de circuitos con 36

memorias

18
 Memoria EPROM 27C64A (1)
• Dos pines de alimentación VCC y
1 Vpp Vcc 28
GND.
2 A12 PGM 27
• Cuatro pines especiales: Vpp, 3 A7 NC 26
/PCG, /OE y /CE. 4 A6 A8 25
• Al no poseer patilla de R/W 5 A5 A9 24
podemos asegurar que es un tipo de 6 A4 A11 23
memoria ROM 7 A3 OE 22
8 A2 A10 21
• La patilla PGM delata que es una
9 A1 CE 20
memoria EPROM o PROM.
10 A0 D7 19
• Bus de direcciones A0-A12 11 D0 D6 18
213 = 8.192 direcciones 12 D1 D5 17

• Bus de datos 8 bits, D0-D7 13 D2 D4 16

14 GND D3 15
8.192x8 = 65.536 bits
Análisis y Diseño de circuitos con 37
memorias

Memoria EPROM 27C64A (2)

Información del catálogo

Salida de datos
O0 - O7 Tipo EEPROM
Organización 8.192 x 8
OE Control de
PGM programación Buffer de datos Tecnología NMOS
CE y selección
Detector de Alimentación 5V
columnas
Decodificador Y
Encapsulado DIL 28 pines
A0 - A12 Decodificador
filas (X)
65.536 BIT Compatible con tecnología
Matriz
Entrada de
direcciones
TTL
Consuma másximo 20 mA

Análisis y Diseño de circuitos con 38

memorias

19
 Expansión de la longitud de palabra
almacenada
F Se emplearán tantas pastillas iguales como el número que
resulte de dividir la longitud de palabra que se desea
obtener, entre la longitud de palabra de la pastilla a
emplear.
F Se conectarán en paralelo los buses de dirección de ambas
pastillas con las líneas correspondientes del bus de
direcciones del microprocesador.
F Se conectarán en paralelo las siguientes líneas de todas las
pastillas: CS, R/W, etc.
F Se formará un nuevo bus de datos agrupando los buses de
datos de todas las pastillas
Análisis y Diseño de circuitos con 39
memorias

Memoria de 1K x 8 bits con pastillas de 1Kx4 bits

D7 D6 D5 D4 D3 D2 D1 D0

CS
D3 D0 D3 D0
CS CS
PASTILLA 2 PASTILLA 1
R/W R/W
A0 A9 A0 A9
R/W
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
Análisis y Diseño de circuitos con 40
memorias

20
 Memoria de 4K x4 bits con pastillas de 1Kx4 bits

Decodificador A11
2a4
A10
3 2 1 0

D3
D2
D1
D0

D3 D0 D3 D0 D3 D0 D3 D0
CS CS CS CS
PASTILLA 4 PASTILLA 3 PASTILLA 2 PASTILLA 1
R/W R/W R/W R/W
A0 A9 A0 A9 A0 A9 A0 A9

R/W
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
Análisis y Diseño de circuitos con 41
memorias

Memoria de 2K x8bits con pastillas de 1Kx4 bits

A10

D7
D6
D5
D4
D3
D2
D1
D0

D3 D0 D3 D0 D3 D0 D3 D0
CS CS CS CS
PASTILLA 4 PASTILLA 3 PASTILLA 2 PASTILLA 1
R/W R/W R/W R/W
A0 A9 A0 A9 A0 A9 A0 A9

R/W
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
Análisis y Diseño de circuitos con 42
memorias

21
 Mapa de memoria de un sistema
microprogramado
Direcciones Mapa de Memoria
0000 0000 H RAM básica variable y pila Pastilla 1 RAM
2047 07FF H 2Kx8
2048 0800 H RAM general programas Pastilla 2 RAM
4095 0FFF H 2Kx8

40960 A000 H Interface Entrada/Salida Pastillas diversas

45055 AFFF H

61440 F000 H ROM opcional aplicaciones Pastilla 3 RAM

63487 F7FF H 2Kx8
63488 F800 H ROM básica arranque Pastilla 4 RAM
65535 FFFF H 2Kx8
Análisis y Diseño de circuitos con 43
memorias

Decodificador de 3 a 8 líneas y las

posiciones de memoria que direcciona
E 0 (0000-1FFF) RAM
1 (2000-3FFF)
74SL138 2 (4000-5FFF)
A15 I2 3 (6000-7FFF)
A14 I1 4 (8000-9FFF)
A13 I0 5 (A000-BFFF) I/O
6 (C000-DFFF)
7 (E000-FFFF) ROM

Análisis y Diseño de circuitos con 44

memorias

22
 Doble decodificador de 2 a 4 líneas y las
posiciones de memoria que direcciona
0 (0000-07FF) RAM básica
Salida 0 E 1 (0800-0FFF) RAM general
A11 I0 2 (1000-17FF)
A12 I1 3 (1800-1FFF)

0 (E000-E7FF)
Salida 7 E 1 (E800-EFFF)
A11 I0 2 (F000-F7FF) ROM opcional
A12 I1 3 (F800-FFFF) ROM básica

74LS139
Análisis y Diseño de circuitos con 45
memorias

Implementación con decodificadores del

mapa de memoria

CS ROM

CS ROM
7
6 Al bus
0 CS I/O de datos
5 E 1
A15 4 A11 2 CS RAM
A14 3 A12 3
A13 2 CS RAM
0
1
A11 1
0 A12 2
A0.....................A10
74SL138 E 3
Bus de direcciones
74SL139

Análisis y Diseño de circuitos con 46

memorias

23