TEMA 6. MEMORIAS 1 CONCEPTOS BÁSICOS. DEFINICIÓN DE MEMORIA.

1. Conceptos básicos. Terminología básica (2-7)

1 1 Organización.
1.1 Organización Jerarquía.
Jerarquía Estructura general (8-15)
1.2 Clasificación según: tecnología de fabricación, acceso a la información
1 Una memoria es un dispositivo o conjunto de
1.
y perdurabilidad de la información (16-26) dispositivos destinados al almacenamiento de la
2.. Memor
Memorias
as de solo lectura (ROM) ((27)
7) información en un sistema.
sistema
2.1 Estructura general. Células básicas (28-29)
2,2 Organización de la memoria ROM estáticas (30-31)
2.3 Ejemplos de implementación de memorias (32(32-34)
34) 2. Están constituidos por células elementales ca
ca-
2.4 Diagramas de tiempo (35-37) paces de almacenar 1bit.
3. Memorias de acceso aleatorio (RAM) (38)
3.1 Estructura general (39)
3.2 Célula básicas de una RAM estática (40-43) 3. Normalmente se agrupan en registros de varios
3.3 Organización de las memorias RAM estáticas. Señales CAS y RAS
(44 47)
(44-47)
bits capaces de almacenar un dato o una
3.4 Diagramas de tiempos de las RAM estáticas (48-51) instrucción.
ó
4. Expansión de la capacidad de las memorias (52)
4 1 Aumento del tamaño de la palabra (53
4.1 (53-54)
54)
4.2 Aumento del número de palabras (55-56)
1 2

TERMINOLOGÍA BÁSICA (I) TERMINOLOGÍA BÁSICA (II)

1 Palabra.
1. P l b 4. Dirección.
ó
Un conjunto de bits que guardan una instrucción o un dato.
z Es un número binario (código binario), que identifica la
2. Tamaño de
d la
l palabra.
l b posición de la palabra o registro. A cada palabra le
El número de bits requeridos para almacenar un dato o una corresponde una única dirección.
instrucción.
– P tanto
Por t t ell tamaño
t ñ de
d la
l memoria i determina
d t i ell número
ú d
de
3. Capacidad de memoria. bits necesarios para codificar la dirección.
z Se expresa a través de : A2 A1 A0 CONTENIDO PALABRA
– El número de registros a o posiciones de memoria, que es capaz P0 0 0 0 0110 0
de direccionar (número de palabras a las que puede acceder) y
P1 0 0 1 1010 1
– El número
úm d bits que forma
de f m cada d palabra.
p l b
P2 0 1 0 1111 2
z Ejemplo:
P3 0 1 1 0000 3
– Memoria de 1024x8.
P4 1 0 0 1100 4
1024 palabras = 1Kpalabra.
8 bits cada una de ellas. P5 1 0 1 0110 5
Número de bits totales = 1024 x 8= 8192 bits. P6 1 1 0 0101 6
P7 1 1 1 0001 7

3 4
 TERMINOLOGÍA BÁSICA (IV)
TERMINOLOGÍA BÁSICA (III)
7 Habilitación
7. H bili ió de
d la
l memoria.
i
z Señal que permite seleccionar a un solo bloque de memoria,
5 Operación de lectura.
5. lectura d nt de
dentro d un n conjunto
nj nt ded recursos
s s que vuelcan
l n información
inf m ión
z Consiste en sacar la información contenida en una cierta al mismo recurso compartido; el resto de los bloques
colocan su salida en alta impedancia.
posición de memoria para transferirla a otro lugar.
lugar
– La información del origen debe permanecer sin modifica- 8. Tiempo de acceso.
p
ciones después de efectuada la operación
p de lectura.
• Tiempo requerido por la memoria para realizar una
6. Operación de escritura. operación de lectura.

• Consiste en introducir una información en una posición

– M did de
Medida d la
l velocidad
v l cid d de
d memoria.
m m ri
específica de la memoria, “quitando” la posible
9. Tiempo
p de ciclo.
información que hubiese previa a la operación de
escritura. • Tiempo requerido por la memoria para realizar bien una
operación de lectura o de escritura.
– TC > TACC.
5 6

TERMINOLOGÍA BÁSICA (V) 1.1 ORGANIZACIÓN. JERARQUÍA. ESTRUCTURA GENERAL (I)

10. El Tamaño, definido por el número de bits que contiene.
Muy relacionado con el coste por bit almacenado, puesto que Actualmente se suelen emplear cuatro niveles en
finalmente
f m determinará
m el tamaño
m de dicha m
memoria.
m la jerarquía de memoria:
11. La velocidad o tiempo que se tarda en acceder a la información. n Cache de nivel 1 (L1).
12. Consumo de energía. z Es una pequeña memoria "cache" contenida en el propio
A igualdad en el resto de características, son preferibles, aquellas chip del procesador.
memorias de menor consumo.
z S l poseer una capacidad
Suele id d de
d algunos
l kil b t (Kb).
kilobytes (Kb)
13. Coste por bit
En general,
general cuanto menor es el coste por bit,
bit mayor es el tiempo de acceso.
acceso o Cache de nivel 2 (L2).
(L2)
Normalmente es preciso llegar a soluciones de compromiso, o z Es una memoria externa al procesador cuyo tamaño
emplear distintos tipos de memoria de forma jerárquica:
j
puede variar desde los cientos de kilo-bytes a unos
Una muy rápida (aunque cara y por lo tanto pequeña) para aquellas
‰
informaciones de las cuales se necesite hacer uso frecuentemente pocos mega-bytes.
‰ Otras de mayor capacidad pero más lentas para contener z Suele
u serr m
memoria
m raM MOS estática.
tát ca.
información cuyo uso en una situación dada sea menos probable.

7 8
1.1 ORGANIZACIÓN. JERARQUÍA. ESTRUCTURA GENERAL (II) 1.1 ORGANIZACIÓN. JERARQUÍA. ESTRUCTURA GENERAL (III)

Jerarquía
p Memoria principal.
principal
z Tamaño (por el momento) del orden de los cientos de •KBYTES
megabytes.
megabytes
z Implementada en memoria MOS dinámica.
•100 KBYTES o
Mbytes
q Memoria secundaria.
z Consiste en almacenamiento en soporte magnético,
magnético
•100 mbytes
óptico o magneto-óptico con capacidades del orden de
10 9 bytes en adelante.
•Gbytes

9 10

1.1 ORGANIZACIÓN. JERARQUÍA. ESTRUCTURA GENERAL (IV) 1.1 ORGANIZACIÓN. JERARQUÍA. ESTRUCTURA GENERAL (V)

CPU ‰ Los datos a los que se

accede con mayor frecuencia 1. Una memoria tiene tres grupos de señales:
se almacenarán en la memo-
memo
Cache L1 ‰ Líneas de dirección.
ria más rápida.
z Se utilizan para especificar la posición (localización,
‰ En la cúspide jerárquica se ubicación)
b ó ) del
d l dato.
d
halla la “cache” interna del
Cache L2 procesador; a medida q
p que ‰ Líneas de datos.
descendemos aumenta el ta- z Empleadas para introducir el dato en las operaciones
maño, pero también aumenta de escritura o recoger (extraer) el dato en las de
el tiempo de acceso.
acceso lectura.
lectura
Memoria principal z Al aumentar los tamaños, ‰ Líneas de control.
disminuyen los precios por z Empl
Empleadas
d s para
p d t min
determinar t nt lla operación
tanto p ción a
bit almacenado y aumentan efectuar, como manejar la activación de la memoria y
los tiempos de acceso. su salida.
Memoria secundaria

11 12
1.1 ORGANIZACIÓN. JERARQUÍA. ESTRUCTURA GENERAL (VI) 1.1 ORGANIZACIÓN. JERARQUÍA. ESTRUCTURA GENERAL (VII)

Líneas de control. ‰ CE (Chip Enable) o CS (Chip Select)

‰ R/W
/ (Read/Write).
( d/ ) zS ñ l de
zSeñal d activación
ti ió generall de
d la
l memoria.
i
– Cuando está desactivada (valor de tensión alto), la
z Permite especificar
p una operación
p de lectura
memoria queda deshabilitada.
deshabilitada
(valor alto de la señal) o escritura (valor bajo).
» En esta situación, el consumo en potencia en mucho
‰ OE
E (Output
( E
Enable).
l ) menor que en condiciones de activación.
» Además y con independencia del valor de la señal OE,
z Señal de activación de salida triestado. la salida permanece en el estado de alta impedancia.
impedancia
– Cuando la señal está activa (valor de tensión bajo),
el contenido de la celda pasa a las líneas de salida – Cuando está activada (valor de tensión bajo) la
de datos. memoria
i puede
d accederse
d con normalidad.
lid d
– Cuando está inactiva (valor de tensión alto), la
salida se encontrará en el estado de alta
impedancia.
13 14

1.1 ORGANIZACIÓN. JERARQUÍA. ESTRUCTURA GENERAL (VIII) 1.2 CLASIFICACIÓN (I)

Diagrama de bloques de la estructura general de una memoria
A0
A1 Realizaremos una clasificación de los tipos
p de
A2
A3
A4
A5
Bus de direcciones memoria atendiendo a tres conceptos diferentes:
A6
A7
o Clasificación por la tecnología empleada.
empleada
o Clasificación por el modo de direccionamiento de la
RAM información.
información
256x4
o Clasificación por el grado de perdurabilidad de la
información
f ó (memoria).
( )
CS
OE Bus de control
R/W

D0
D1 Bus de datos
D2
D3

15 16
 1.2 CLASIFICACIÓN (II)
CRITERIO NOMBRE CARACTERÍSTICAS
1.2 CLASIFICACIÓN (III)
NÚCLEOS
de Dos estados posibles de magnetización TECNOLOGÍA DE FABRICACIÓN (I)
FERRITA

Tecnología
Capacidad Velocidad Consumo Inmunidad Coste
Muchas de las tecnologías han sido desechadas
de
Memorias
SEMICON-
BIPOLARES baja alta alto baja alto
con el tiempo.
MOS alta baja bajo alta bajo
Fabricación DUCTORAS
CCD La información se almacena en capacidades ‰ Ejemplo
E l (histórico):
(h ó ) memorias de
d núcleos
ú l d ferrita.
de f
BURBUJAS Ausencia o presencia de burbuja (0,1)
MAGNÉTICAS Respecto
p a las tecnologías
g empleadas,
p actual-
Permanentes La información grabada permanece sin alimentación (ROM) mente, para la l fabricación
f b i ió de
d lasl memorias
i
Perdurabilidad No permanentes y Almacenamiento masivo podemos dividir en dos grandes grupos:
de la No volátiles ((cintas, discos, CDs))
Información Volátiles Desaparece la información en ausencia de alimentación
‰ Memorias
M m i s semiconductoras
s mi d t s (bipolares,
(bip l s MOS y BiCMOS)
(RAM) que constituyen la memoria principal de los computadores.
Secuencial (SAM) Hay que pasar por información anterior. Almacenamiento
masivo (cintas, CD)
‰ Dispositivos basados en almacenamiento magnético,
magnético óptico
Forma de
o magneto-óptico, para grandes volúmenes de infor-
Aleatorio (RAM) Se accede a cualquier posición directamente. Mismo tiempo.
Acceso a la
Las estáticas más rápidas
mación.
información
P contenido
Por t id (CAM) No utilizan
N tili ell concepto
t de
d dirección.
di ió Compara
C un parámetro
á t
con descriptores y asocia (Base de datos)

17 18

1.2 CLASIFICACIÓN (IV)

1.2 CLASIFICACIÓN (V)
TECNOLOGÍA DE FABRICACIÓN (II)
MODO DE DIRECCIONAMIENTO
1. Las memorias basadas en transistores bipolares son las más
rápidas.
rápidas
‰ Sin embargo, tienen el inconveniente de tener un consumo de potencia Por el modo de direccionamiento, pueden clasificarse
elevado, una pequeña densidad de integración y un precio también
elevado. en memorias de acceso:
2. Las memorias con tecnología mixta como es la BiCMOS, emplean 1. Aleatorio.
p
transistores bipolares principalmente
p p en los circuitos pperiféricos
para lograr
l una mayor velocidad,
l d d pero ell núcleo
ú l d la
de l memoria 2. Secuencial.
l
utiliza tecnología CMOS.

3 L
3. Las memorias
m m i má extendidas
más xt ndid actualmente
t lm nt son
n las
l m m i
memorias
3. Por contenido.
CMOS, por sus ventajas en cuanto a precio, consumo y
capacidad de integración.
‰ A ti
Antiguamentet tenían
t í ell inconveniente
i i t ded ser excesivamente
i t lentas,
l t pero
la tecnología MOS ha mejorado sensiblemente en velocidad con el paso
del tiempo; de forma que se aproxima a la bipolar

19 20
1.2 CLASIFICACIÓN (VI) 1.2 CLASIFICACIÓN (VII)
1. Acceso aleatorio.
2 Acceso
2. A secuencial.
i l
1. Es posible acceder directamente a cualquier célula de memoria.
1. El acceso secuencial indica que no es posible direccionar
p utilizado en acceder a cualquier
2. El tiempo q información es q
directamente cualquier celda de la memoria.
independiente de la ubicación física de dicha información dentro
de la memoria. 2. Para acceder a una determinada celda es necesario pasar por
todas las anteriores.
3 Estas memorias se puede interpretar como una tabla con 2n
3.
posiciones. 3. Ejemplo: Cintas magnéticas.
é
z Cada posición viene especificada por una “dirección”
comprendida entre 0 y 2n-1 posiciones.
posiciones 3. Acceso p
por contenido.
z Cada posición contiene m bits de información, siendo habitual 1. Llamadas también memorias asociativas o CAM (Content
que m sea una potencia de 2, típicamente un byte (ocho bits). Addresable Memory).
4 Para
4. P acceder
d a la
l información
i f ió contenida
t id en una posición
si ió ess preciso
is 2 Se diferencian
2. df d l resto, en que para obtener
del b un determinado
d d
especificar de qué posición se trata; es decir, proporcionar su dato no se le proporciona a la memoria la dirección de dicho
dirección. dato, sino un descriptor asociado a dicho dato.
z Facilitar
F ilit los
l n bits
bit que especifican
ifi l dirección.
la di ió 3. La memoria compara todos los descriptores con el
z Activar algunas señales adicionales de control de la memoria. proporcionado a su entrada y en caso de poseerlo entrega a su
salida el dato asociado.
5. Ejemplos
Ejemplos: Memorias ROM (Read Only Memory), Memorias RAM (Random
Access Memory).

21 22

1.2 CLASIFICACIÓN (VIII) 1.2 CLASIFICACIÓN (IX)

PERDURABILIDAD DE LA INFORMACIÓN
1. Memorias permanentes.
Atendiendo a este criterio pueden clasificarse en ‰ Aquellas en que la información perdura y no se puede
memorias: cambiar durante el proceso normal de operación de la
memorias.
i
‰Permanentes.
‰ Son memorias q
que solamente se p
pueden leer.
‰No permanentes y no volátiles.
volátiles
‰ Algunos tipos de memorias permanentes son:
‰Volátiles.
i ROM (Read
z Memorias
M R d Only
O l Memory
M )
– La información se graba durante la fase de construcción
de la memoria.
memoria
– No es posible alterarla nunca.

23 24
1.2 CLASIFICACIÓN (X) 1.2 CLASIFICACIÓN (XI)

z Memorias PROM (Programmable Read Only Memory) 2. Memorias no permanentes y no volátiles.

‰ Son memorias no volátiles en el sentido que la información permanece
– La información puede ser grabada por el usuario. almacenada aunque
q se elimine la alimentación.
– Una vez grabada no puede alterarse nunca más.
‰ Son memorias no permanentes en el sentido que pueden alterar su
contenido en el normal funcionamiento de éstas.
z Memorias EPROM (Erasable Programmable
g Read Onlyy ‰ Ejemplo: Cintas y discos magnéticos.
magnéticos
Memory)
– La información puede ser grabada por el usuario. 3. Memorias volátiles.
– Puede
P d ser borrada
b d en su totalidad,
t t lid d exponiendo
i d lal memoriai a luz
l ‰ L
La información
i f ió de
d la
l memoria
i desaparece
d cuando
d se elimina
li i l
la
ultravioleta durante minutos, para volverse a grabar por parte del alimentación.
usuario.
‰ Pueden clas
clasificarse
f carse a su vez en
en:
z Memorias estáticas: basadas en la idea de realimentación.
z Memorias EEPROM (Electrically Erasable and Program-
mable Read Only Memory) - Ejemplo: memorias SRAM (Static Random Access Memory).
z Memorias
M i di á i
dinámicas: su contenido
id debe
d b restaurarse cada d
– La información puede ser grabada por el usuario. cierto tiempo.
– La realización de escritura en la memoria requiere la aplicación de - Ejemplo: memorias DRAM (Dinamic Random Access
t
tensiones
i superiores
i a las
l normalesl de
d funcionamiento.
f i i t M
Memory)
)

25 26

2 MEMORIAS DE SOLO LECTURA: ROM 2.1 ESTRUCTURA GENERAL. CÉLULAS BÁSICAS

Una memoria ROM (Read Only Memory) es una ESTRUCTURA de BLOQUES

memoria de acceso aleatorio, permanente, no DOS BLOQUES:
volátil y de solo lectura.
ur . D DECODIFICADOR (direcciones)
E
CODIFICADOR (mapa de memoria)
‰ No requiere de una señal que diferencie entre C
O N entradas al decodificador (señales de
lectura y escritura.
escritura D C0 dirección) → M salidas del decodificador
(direcciones del mapa de memoria);
D0 ………Dn
I C1
2N ≥ M
‰ Su estructura externa, por tanto, es igual a la
F
I
C2
Codificador
.. P salidas del codificador (nº de bits de
estructura general
eneral de memorias,
mem rias que se ha C
A
Cm los datos leídos en el mapa de memoria)

presentado anteriormente. D
O
Es un sistema combinacional:(en el caso
R
de implementación de sistemas combina-
combina
cionales, las M salidas son las funciones
a sintetizar)
F0 F1 ….. Fp

27 28
2.1 ESTRUCTURA GENERAL. CÉLULAS BÁSICAS 2.2 ORGANIZACIÓN DE UNA ROM (I)

CÉLULA BÁSICA: transistor MOS Con objeto de limitar el tamaño del decodifi-
cador de direcciones empleado se suele organizar
la memoria en forma de matriz bidimensional.
DOS BLOQUES:
DECODIFICADOR (direcciones) ‰ Cada elemento de la matriz está formado por un
se presenta como bloque fun- registro de la misma dimensión que el de la palabra
cional.
de la memoria.
CODIFICADOR (mapa de me-
moria) está formado por una
moria),
matriz de transistores MOS.
‰ S utilizan
Se tili d decodificadores,
dos d difi d una para las
l filas
fil y
otro para las columnas
Un ejemplo sencillo se muestra en la siguiente figura.

29 30

2.2 ORGANIZACIÓN DE UNA ROM (II) 2.3 EJEMPLOS DE IMPLEMENTACIÓN (I)

Selección de fila C
Constrúyase
ú una memoriai ROM con tecnologíal í pseudo
d
A0

A1
c0

c1
Dec
00
01
10 Registro 0 Registro 4 Registro 8 Registro 12
nMOS estática, que implemente las funciones:
11 E E E E E E E E

(8) F2 = D1 D0
Memoria ROM de
F1 = D1 D0 + D1 D0
Registro 1 Registro 5 Registro 9 Registro 13
E E E E E E E E
capacidad 16x8 bits:
Cada registro tiene dos
(8)

señales de habilitación F0 = D1 + D0 → F0 = D1D0 +D1D0 + D1D0

asociadas a su fila y a E
Registro 2
E E
Registro 6
E E
Registro 10
E E
Registro 14
E
su columna.
(8)
Entradas al decodificador de
D1 D0 C3 C2 C1 C0 F2 F1 F0
direcciones: D1, D0
E
Registro 3
E E
Registro 7
E E
Registro 11
E E
Registro 15
E Entradas al mapa de memoria 0 0 1 0 0 0 0 0 0
(codificador): C3, C2, C1, C0
Selección de columna Funciones de salida: F2, F1, F0
0 1 0 1 0 0 0 1 1
(8)

A2 c0 00
D
Dec 01

1 0 0 0 1 0 0 1 1
A3 c1 10
11

(8)

OE E Buffer de salida
1 1 0 0 0 1 1 0 1
D0 D1 D 2 D3 D4 D 5 D 6 D 7

31 32
 2.3 EJEMPLOS DE IMPLEMENTACIÓN (II) 2.3 EJEMPLOS DE IMPLEMENTACIÓN (III)
La presencia de un transistor equivale a un cero lógico y su ausencia a un uno
lógico (estáticas)
F2 EJERCICIO DE APLICACIÓN: Constrúyase y
una memoria ROM en tecnología pseudo nMOS
estática, q
que implemente
p las funciones:
F1
Las señales de
F3 = BD
entrada se co-
co
nectan a las lí- F0 F2 = AD+DC
neas de direc-
ción de la me-
me F1 = BD
moria
D1
D0 C3 C2 C1 C0
DECODIFICADOR

33 34

2.4 DIAGRAMAS DE TIEMPO: CICLO DE LECTURA EN ROM (I) 2.4 DIAGRAMAS DE TIEMPO: CICLO DE LECTURA (II)

Temporización común de una operación de lectura en ROM.

1. Tiempos principales.

Dirección Nueva
tACC – (ACCess time).
Entradas de
anterior dirección válida
direcciones
z Tiempo de acceso. Representa el tiempo transcurrido
tACC
desde que las señales que codifican una dirección
CE tCE están estables en las entradas de la memoria hasta
que se obtienen
bti l datos
los d t en la
l salida
lid (señales
( ñ l a la
l
OE
salida estables).

tCE – (Chip Enable time).

tOE tOH
z Tiempo de activación de la memoria.
memoria Es el tiempo que
Alta Z
tarda en producirse la salida de datos, con señales de
Salida de Salidas de salida estables, desde la activación de la señal CE.
datos datos
d t válida
álid

35 36
 2.4 DIAGRAMAS DE TIEMPO: CICLO DE LECTURA (III) 3. MEMORIAS DE ACCESO ALEATORIO: RAM (I)
o Una memoria RAM (Random Access Memory) es
tOE – (Output Enable time). una memoria de acceso aleatorio, no permanente
z Tiempo de activación de la salida. Es el tiempo que y volátil.
látil
tarda en producirse la salida de datos, con señales de
salida estables,
estables desde la activación de la señal OE.
OE o Las RAM pueden clasificarse en dos grandes
grupos:
tOH – ((Output
p Hold time).
m )
‰ Estáticas
á (SRAM- Static Random Access Memory).
z Tiempo de mantenimiento de la salida. Es el tiempo que
permanece válida la salida ((las señales asociadas
p z Basadas en el principio de realimentación.
permanecen estables), desde que la dirección se z En general son más rápidas pero ocupan más área.
modifica (señales dejan de estar estables) o bien se
desactiva la señal CE,
CE o la señal OE.
OE
‰ Dinámicas
m ((DRAM- Dynamic
y m Random
m Access Memory
m y)).
z Basadas en el almacenamiento en una capacidad (MOS).
z Son más lentas,
lentas pero presentan una mejor densidad por
unidad de área.
37 38

3.1 ESTRUCTURA GENERAL 3.2 CÉLULA BÁSICA DE UNA MEMORIA RAM ESTÁTICA (I)
Entradas de datos

E3 E2 E1 E0 Selección

Estructura interna de una de fila

RAM de 64x4 bits. R/W

Buffers de entrada E
V DD

B B
A0 0
Registro 0
A1
ntradas de
direcciones

A2 1 Registro 1
A3
A4 2 R i t 2
Registro
En

Decodificador
A5 de 6 a 64 líneas CS T5 T6

62 Registro 62
T3
63 Registro 63
T4

Buffers de salida E T1 T2

S3 S2 S1 S0

Salidas de datos

39 40
 3.2 CÉLULA BÁSICA DE UNA MEMORIA RAM ESTÁTICA (II) 3.2 CÉLULA BÁSICA DE UNA MEMORIA RAM ESTÁTICA (III)

OPERACIONES (I) OPERACIONES

PER NE (II)
( )

Selección de Selección de
Escritura de un ‘1’. fila Escritura de un ‘0’.
0. fila

‰ Programación de señales: ‰ Programación de señales:

VDD VDD
selección de fila = 1, B = 1 y B = 0. selección de fila = 1, B = 0 y B = 1.
B B B B
‰ La señal selección de fila activa las ‰ Señal selección de fila activa las
puertas de transmisión T3 y T4. puertas de transmisión T3 y T4.
‰ B → T3 → Entrada de T2 y T6 T5 T6
‰ B T3 → Entrada
B→ E d de
d T2 y T6 T5 T6

z Salida del inversor formado por T2 z Salida del inversor formado por
T3 T3
y T6 será un 0 → Entrada del T2 y T6 será un 1 → Entrada del
inversor formado por T1 y T5 será T4
inversor formado por T1 y T5 será
á
T4

un 0. T1 T2 un 1. T1 T2
‰ B→ T4 → Entrada de T1 y T5 ‰ B→ T4 → Entrada de T1 y T5
z Salida del inversor formado por T1 z Salida del inversor formado por
y T5 será un 1 → Entrada del T1 y T5 será un 0 → Entrada del
inversor formado por T2 y T6 será inversor formado p
por T2 y T6 será
un 1.
1 un 0.

41 42

3.2 CÉLULA BÁSICA DE UNA MEMORIA RAM ESTÁTICA (IV) 3.3 ORGANIZACIÓN DE LAS MEMORIAS RAM ESTÁTICAS (I)

OPERACIONES (III) ORGANIZACIÓN MATRICIAL O POR COINCIDENCIA: la

Selección de organización puede realizarse también en forma de
Lectura
Lectura. fila
matriz
t i bidimensional.
bidi i l
‰ selección de fila = 1. VDD
Ejemplo: una memoria RAM de 4096
A6 A7 A8 A9 A10 A11
‰
‰ La señal selección de fila activa B B

las puertas de transmisión T3 y posiciones puede ser organizada como

T4. una matriz de 64x64 (64=26). Columnas
T5 T6
‰ El dato guardado por realimen-
0 1 63

tación en los transistores T1, T3

A0 0

T2, T5 y T6 pasa a las líneas de T4 A1 1

dato B y B. T1 T2
A2
Filas 64
A3

‰ El valor de salida debe ser

A4
A5 63
amplificado.

64
43 44
3.3 ORGANIZACIÓN DE UNA MEMORIA RAM ESTÁTICA (II) 3.3 ORGANIZACIÓN DE LAS MEMORIAS RAM ESTÁTICAS (III)
VDD VDD VDD VDD
ORGANIZACIÓN
Ó CON COMPARTICIÓN
Ó DE LÍNEAS
Í DE DIRECCIÓN:
Ó

Organización Precarga Precarga Precarga Precarga

Las memorias de ggran tamaño,, requieren
q bastantes líneas de
por coincidencia ≈ dirección. Una manera de “ahorrar” líneas de dirección es

Decodificadorr de filas
Celda Celda Celda Celda

organizar la memoria en forma matricial y compartir un mismo

≈
Celda Celda Celda Celda
grupo de
d líneas
lí para seleccionar
l i primero
i la
l fil
fila d
de lla matriz
t i y
posteriormente la columna de la misma.
B B B B B B B B

≈ ≈ ≈ ≈ ≈ ≈ ≈ ≈

1. Esta técnica requiere de dos registros de almacenamiento

intermedio:
Amplif. Amplif. Amplif. Amplif.
de de de de
R/W sentido sentido sentido sentido

‰ U para las
Uno l filas
fil y gobernado
b d por la
l señal
ñ l RAS (R
(Row Add
Address St b )
Strobe).
Señal activa a nivel bajo.

≈
z
Entrada VDD
Precarga
‰ Otro para las columnas, gobernado por la señal CAS (Column Address Strobe).
z Señal activa a nivel bajo.

≈
OE
2. Este método es el habitual en las memorias DRAM (Dynamic
Salida
Decodificador de columnas
Random
d Access Memory).
)
45 46

3.3 ORGANIZACIÓN DE LAS MEMORIAS RAM ESTÁTICAS (IV) 3.4 DIAGRAMAS DE TIEMPO DE LAS RAM ESTÁTICAS
CICLO DE LECTURA (I)
Organización de
una memoria de tRC
capacidad
capac a 128x128
CAS
Registro de 7 bits para las
direcciones de columnas Entradas de Dirección Nueva
direcciones anterior dirección válida

tACC
R/W

E Decodificador

CS
RAS

tOD
E

A0/A7

A1/A9
R/W tCO
Alta Z Alta Z
ador

Registro de
Matriz de celdas Datos
D
A2/A9
7 bits
bit para Salida de
Decodifica

Entrada dato
datos válidos
las 128 x 128
A3/A10

A4/A11 direcciones
de fila
A5/A12 Salida dato

A6/A13

47 48
 3.4 DIAGRAMAS DE TIEMPOS DE LAS RAM ESTÁTICAS 3.4 DIAGRAMAS DE TIEMPOS DE LAS RAM ESTÁTICAS
CICLO DE LECTURA (II) CICLO DE ESCRITURA (I)
tWC
tRC – (Read Cicle time).
Entradas de Dirección Nueva
zTiempo mínimo de un ciclo de lectura completo. direcciones anterior dirección válida

tACC – ((ACCess time).

) tAS tAH
R/W
zTiempo de acceso. Tiempo mínimo transcurrido desde que se
proporciona una nueva dirección hasta que se obtienen los
datos en la salida.
salida
tCO – (Chip Output time). CS tW

zTiempo d
de activación
ó d
de l
la salida.
ld Tiempo mínimo
í
transcurrido desde que se activa el circuito de memoria hasta
que se obtienen los datos en la salida.
Datos de Alta Z Alta Z
D t
Datos
tOD – (Output Delay time). entrada del
válidos
bus de datos
zRetardo de salida. Tiempo de permanencia de los datos en la
salida
lid ddespués
é de
d que se desactive
d ti la
l señal
ñ l de
d CS.
CS tDS tDH

49 50

3.4 DIAGRAMAS DE TIEMPOS DE LAS RAM ESTÁTICAS

CICLO DE ESCRITURA(II)
5. EXPANSIÓN DE LA CAPACIDAD DE LAS MEMORIAS (I)

tWC – (Write Cicle time). Consiste en construir memorias de mayor capacidad,

z Tiempo mínimo de un ciclo de escritura completo.
partiendo de un elemento de memoria de capacidad
m n
menor.
tAS – (Address Setup time).

Tiempo de establecimiento de la dirección. Tiempo mínimo que deben adelantarse las

z
entradas de dirección antes de activar la señal de escritura.
escritura 1.. Expansión (aumento) del tamaño de palabra. Ejemplos
Ejemplos:
tW – (Write time). ‰ partiendo de memorias de capacidad 256x4 → memoria de
z Tiempo
p de escritura. Tiempo
p mínimo, q
que debe estar activa la señal de escritura. 256x8
tAH – (Address Hold time). ‰ partiendo de memorias de capacidad 1Mx1 → memoria de
z Tiempo de mantenimiento de la dirección. Tiempo de permanencia de las señales de 1Mx8
dirección después de la desactivación de la señal de escritura.
escritura

tDH – (Data Hold time).

2. Expansión (aumento) del número de palabras. Ejemplos:
z Tiempo de mantenimiento de los datos. Tiempo mínimo que deben permanecer los datos
en la entrada después de la desactivación de la señal de escritura. ‰ partiendo
d de
d memorias de
d capacidad
d d 256x4
4 → memoria de
d
tDS – (Data Setup time). 512x4
z Tiempo de establecimiento de los datos. Tiempo mínimo que deben estar presente los ‰ partiendo
ti d ded memoria
i de
d 1Mx8
1M 8 → memoria
i de
d 4MX8
datos antes de la activación de la señal de escritura.

51 52
 5.1 AUMENTO DEL TAMAÑO DE LA PALABRA (I) 5.1 AUMENTO DEL TAMAÑO DE LA PALABRA (II)
A0
A1
A2
Módulos de 1Mx1
A3 Bus de
A4
A5
A6
direccione Memoria de 1Mx8 →1Mx1byte
A7

Módulos de 256x4
M
Memoria
i de
d 256
256x8
8
RAM RAM
256x4 256x4

CS
Bus de
OE
control
R/W

D0
D1
D2
D3 Bus d
B de
D4 datos
D5
D6
D7

Almacena los bits D0-D

D3 de Almacena los bits D4-D
D7 de
las 256 palabras de 8 bits las 256 palabras de 8 bits

53 54

5.1 AUMENTO DEL NÚMERO DE PALABRAS (I) 5.1 AUMENTO DEL NÚMERO DE PALABRAS (II)

A0
A1 Módulos de 1Mx8
A2
A3 Bus de
A4 Memoria de 4Mx8
A5 direcciones
A6
A7
A8

Módulos de 256x4
Memoria de 512x4
CS
RAM0 CS
RAM1
256x4 256x4

OE Bus de
control
R/W

D0
D1 Bus de
D2 datos
D3

Almacena las ppalabras de 4 bits con Almacena las palabras de 4 bits con
direcciones: [0, 255] (10 → [0, FF] (16 direcciones:[256, 511] (10 → [100, 1FF] (16

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