LABORATORIO DE ELECTRÓNICA DIGITAL I II-2019

LABORATORIO N º 5
DISEÑO DE CIRCUITOS COMBINACIONALES CON C.I. DE
TECNOLOGÍA CMOS
1. Objetivo: Esta práctica tiene como objetivo diseñar funciones lógicas a partir de
especificaciones que serán implementadas con compuertas de tecnología CMOS.

2. Marco teórico: A mediados de la década de 1980 los avances de los diseños de los
circuitos MOS en particular CMOS provocaron el incremento del uso de estos en los
productos electrónicos digitales. Anteriormente la tecnología dominante era la TTL (Lógica
Transistor Transistor) que fue reemplazada paulatinamente por la CMOS. En comparación
los CMOS consumen una potencia mucho menor a los TTL y su velocidad de respuesta es
mucho mayor.
2.1 Niveles lógicos CMOS: Un circuito lógico CMOS típico funciona a partir de una
fuente de alimentación de 5 V. Un circuito de este tipo interpretará cualquier voltaje que
este en el intervalo de 0 a 1.5 V como 0 lógico, en tanto que interpretará el intervalo de
voltaje de 3.5 V a 5 V como 1 lógico. Los valores intermedios de voltaje (1.5 a 3.5 V)
producirán valores lógicos indefinidos. Los C.I. de tecnología CMOS que utilizan voltajes
de 3.3 o 2.7 V dividen el intervalo de voltaje en forma similar.

Figura 1: Niveles lógicos para un C.I. de tecnología CMOS con tensión de VDD = 5 V.

Las compuertas CMOS no pueden funcionar en forma fiable cuando las tensiones se
encuentran en los rangos indefinidos.
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Figura 2: Niveles lógicos para un C.I. de tecnología CMOS con tensión de VDD = 3.3 V.

Inmunidad al ruido: Para no verse afectados adversamente por el ruido, los circuitos
lógicos deben tener cierta inmunidad al ruido, que es la capacidad de tolerar ciertas
fluctuaciones de tensión no deseadas en sus entradas sin que cambie el estado de la salida.

Margen de ruido: La medida de la inmunidad del ruido se denomina margen de ruido y se

expresa en voltios. Para un determinado circuito se especifican dos valores de margen de
ruido. Margen de ruido para el nivel ALTO (VNH) y margen de ruido para el nivel BAJO
(VNL). Estos parámetros se definen de la siguiente forma:

Se puede observar que VNH es la diferencia entre la salida a nivel ALTO menor posible de
una compuerta excitadora VOH (min) y la entrada a nivel alto menor posible de una
compuerta excitadora que puede tolerar VIH (min).
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Disipación de potencia: Cuando la salida de una compuerta presenta uno lógico que
representa nivel lógico ALTO circula la corriente que denominamos ICCH y cuando la
salida es un nivel BAJO circula la corriente ICCL.
Por lo cual la corriente varía entre ICCH e ICCL. La disipación de potencia media depende del
ciclo de trabajo y se especifica para un ciclo de trabajo de 50%, por lo tanto la corriente de
alimentación media es igual a:

Siendo la potencia media igual a:

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3. Procedimiento experimental:

Diseño combinacional 1: Diseñar un circuito digital combinacional, que cumpla con la

siguiente tabla de verdad:

Diseño combinacional 2: Diseñar un circuito lógico para generar una salida a nivel
ALTO si o solo si la entrada representada por un número binario de 4 bits es mayor que
doce o menor que tres.

Diseño combinacional 3: Diseñe un circuito lógico que permita la siguiente función:

Una lámpara situada en una habitación puede accionarse mediante dos interruptores, uno
colocado detrás de la puerta y el otro frente a la puerta. La lámpara se enciende si se
activa el interruptor frente a la puerta y el de atrás de la misma no se activa. La lámpara
está apagada si ambos interruptores están desactivados o si ambos están activados. Una
salida en nivel alto representa una condición de encendido y una salida en nivel bajo
representa la condición de apagado.
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3. Materiales:

- 2 resistencias de 1 K Ohms
- 1 resistencia de 330 Ohms.
- 1 LED
- 1 C.I. 4071 (OR)
- 1 C.I. 40181 (AND)
- 1 C.I. 4009 o 4069 (NOT)
- 1 C.I. 4000 (NOR)
- 1 C.I. 4011 (NAND)
- Fuente de alimentación
- Protoboard
- Cables de conexión.
- Multímetro

Nota.- Utilizar el digital trainer para realizar la introducción de señales digitales a las
compuertas lógicas.