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3.2 Multiplicadores PDF
3.2 Multiplicadores PDF
M 1 N 1
j
N 1
M 1 i+ j
Xi 2 Yj 2 = X iY j 2
i
i =0 j =0 j =0 i =0
DCSE 2010-11 2/34 Diseo de circuitos y sistemas digitales / Bloques aritmticos
Multiplicadores Desplazamiento y Suma
M 1
X= X2 i
N 1 M 1
i
i+ j
i =0
N 1
Z = XY = XY 2 i j
Y= Y 2 j
j
j =0 i =0
j =0
1 0 1 0 1 0 Multiplicando
1 0 1 1 Multiplicador
1 0 1 0 1 0
1 0 1 0 1 0
0 0 0 0 0 0 Productos parciales
+ 1 0 1 0 1 0
1 1 1 0 0 1 1 1 0 Resultado
1 0 1 1
1 0 1 0 1 0
Los productos parciales se
1 0 1 0 1 0 generan en paralelo y se
0 0 0 0 0 0
organizan en una matriz
+ 1 0 1 0 1 0
Un sumador multioperando
1 1 1 0 0 1 1 1 0
calcula el producto final
En hardware, la estructura del multiplicador matricial combina las
funciones: generacin de productos parciales, acumulacin de
productos parciales y suma final
0 0 1 01
0 1 1 1 7
re-
0 1 0 01
co
dif
0 1 1 02
0 1 0 1 15
ic
ac
1 0 0 -02
in
0 1 0 1 25 1 0 1 -01
B
1 1 0 -01
oo
0 1 0 1 45
th
1 1 1 00
+ 0 0 0 0 05
0 1 1 1 0 1 1 1 (0) 011 110
0 0 1 0 0 0 1 1 35 02 -01
0 0 1 01
0 2 0 -1 7= 222 + (-1)20
0 1 0 01
re-
co
0 1 1 02
1 1 1 1 1 0 1 1 -15
dif
+ 1 0 0 -02
ic
2225
ac
0 1 0 1 1 0 1 -01
in
1 1 0 -01
B
oo
0 0 1 0 0 0 1 1 35 1 1 1 00
th
0 1 1 1 0 1 1 1 (0) 011 110
02 -01
X3 X2 X1 X0 Y2 Z1
FA FA FA HA
X3 X2 X1 X0 Y3 Z2
FA FA FA HA
Z7 Z6 Z5 Z4 Z3
compresor 3-2
Se
y se utilizanmediante
combinan 6 sumadores
operaciones AND antes de
las sumas
completos
FA y 6 semi-sumadores HA
Este es el rbol
reducido, y en esta
estructura
introducimos en una
segunda iteracin 3
FA y un HA.
Despus de esta
segunda iteracin de
reducciones hemos
creado un rbol de
profundidad 2, para
alimentar el
sumador final de dos
entradas, para el
cual se puede
utilizar cualquier tipo
de sumador
Solo se utilizan 3
sumadores completos
FA y 3 semi-sumadores
HA para el proceso de
reduccin
DCSE 2010-11 28/34 Diseo de circuitos y sistemas digitales / Bloques aritmticos
Implementacin del multiplicador en rbol de Wallace
a) Dibuje de forma detallada una arquitectura con un sumador del tipo carry-bypass de 8 bits con
grupos de 3 bits.
b) Comente la diferencia entre los dos tipos de sumadores carry-select y seleccione uno de ellos
para disear un sumador carry-select de 8 bits donde el grupo que contiene el bit menos
significativo sea de 2 bits. Dibuje de forma detallada la arquitectura resultante.
c) En el caso de disponer un nico sumador de 1 bit, dibuje el datapath de una arquitectura que
permita realizar la suma completa en secuencia.
d) Calcule el rea y el tiempo total (periodo mnimo nmero de ciclos de reloj) de cada una de
las implementaciones realizadas. Compare estos resultados y comente de forma razonada
cul(es) de las alternativas realizadas considera ms eficiente.