CIRCUITOS SECUENCIALES (AUTOMATAS FINITOS) ASINCRONOS

Los circuitos secuenciales asncronos o autmatas finitos asncronos tambin suelen denominarse como circuitos en modo fundamental. Una de sus principales caractersticas consiste en no permitir cambios simultneos en las variables de entrada, a fin de evitar el fenmeno de carreras crticas entre variables de estado de entrada. Por lo indicado, el procedimiento de anlisis de circuitos secuenciales asncronos, supone que las entradas cambian una a la vez, dando el tiempo suficiente entre cambios sucesivos para permitir que el circuito alcance un estado interno estable. En la siguiente figura se ilustra la estructura de los circuitos secuenciales realimentados asncronos segn los modelos de Mealy y de Moore:
Lgica de salida (G)

Entradas

Lgica de estado siguiente (F)

Estado actual

Salidas

Estructura del circuito secuencial retroalimentado (modelo de Mealy)

Entradas

Lgica de estado siguiente (F)

Estado actual

Lgica de salida (G)

Salidas

Estructura del circuito secuencial retroalimentado (modelo de Moore) Con objeto de predecir el valor siguiente, almacenado en cada lazo de realimentacin, de las variables internas, en funcin de las variables de entrada y el valor presente almacenado en cada lazo, ser necesario abrir los lazos de realimentacin.

A manera de ejemplo analicemos el biestable tipo D, que tiene un solo lazo de a s e realimentacin como se observa e la siguie n, en ente figura: :

D CD C C Y* Y C CD(CD+Y) = =CD+(CD+ +Y)

CD C CDY= =CD+Y

Para el anlisi hemos insertado u registro receptor Y para la nica var a is un o riable de estado. egistro rece eptor tendr un dete erminado ti iempo de p propagaci (Ej. 10m y se n ms) El re supo que el resto de lo compon one os nentes tien un tiemp de prop ne po pagacin 0. . Cono ociendo Y y los es stados C y D podemos prede ecir el val que te lor endr Y* desp pus del tie empo de p propagacin de Y. Por lo tanto, la ecuacin de excitac a cin para Y* ser: Y* = C D + (C +Y) = C D + Y (C + D) D C =C D + C Y + D Y acin pue ede describ birse como una funcin del o El estado del lazo de realimenta adas prese entes, lo qu puede s expres ue ser sado media ante una estado interno y las entra a ciones: tabla de transic CD Y 0 1 00 0 1
Y*

01 0 1

11 1 1

10 0 0

abla de tra ansicin oc cupa una fila por ca combin ada nacin de variables internas La ta de e estado; as, en un c circuito con n lazos d realime n de entacin (v variables in nternas)

tendr 2n filas estados internos y con m variables de entrada tendr 2m combinaciones de entrada (columnas). Como no dispone de reloj de temporizacin, el muestreo de las entradas y estados internos presentes es continuo, limitado solamente por los retardos circuitales. En concordancia con el resultado de la evaluacin, podr pasar al estado interno siguiente y continuar hasta que el estado interno siguiente coincida con el estado interno presente, arribando de sta forma a un estado interno estable. Si el estado interno al que arriba es diferente, entonces se dice que arrib a un estado interno inestable. Si utilizamos una representacin simblica para los estados internos y asociamos el valor de las salidas a cada uno de los estados internos, estaremos conformando la tabla combinada de estados y salidas: CD Y A B 00 A,0 B,1
Y*

01 A,0 B,1

11 B,1 B,1

10 A,0 A,0

Para facilitar su anlisis se debe suponer el cambio de una sola variable de entrada por vez. Los cambios en las variables de entrada solo debern suceder despus que las nuevas variables internas de estado hayan establecido (alcanzado) su estado estable. En la tabla, Los estados estables se simbolizan con un crculo alrededor. Para ilustrar mejor lo que sucede cuando ocurren cambios simultneos en las variables de entrada, analicemos, por ejemplo, en la tabla de estados/salidas anterior, el cambio simultneo de las variables de entrada de la combinacin 11 a la combinacin 00 mientras el circuito se encuentra en el estado estable B, el circuito, a partir de la combinacin de entrada 11, puede tomar dos caminos: 10 11 01 Dependiendo de cual de las variables de entrada cambia primero, arribar a estados internos diferentes, como se ilustra en la siguiente figura:
3

00

CD Y A B

00 A,0 B,1
Y*

01 A,0 B,1

11 B,1 B,1

10 A, ,0 A, ,0

Es lgico pen nsar que lo cambio simultn os os neos de la variable de entrada no as es siem mpre ocasi ionan com mportamien ntos impre edecibles, sin embar rgo, es ne ecesario analizar los efe ectos de to odos los p posibles ca ambios, en todos los rdenes, para as p ducir resultados espe erados, con salidas p n predecibles del circuito. s prod Por ejemplo si partiendo del estad interno e i o do estable A, se da el c cambio sim multneo CD=00 a 11 pero sie 1, empre arrib bar al mismo estado estable in o nterno B. de C Anlisis de circuitos secuenc ciales as ncronos con mltiples laz zos de reali imentaci n: Por ejemplo an nalicemos el compor rtamiento c circuital de flip flop tipo D de disparo el p flanco mos strado en la siguiente figura: a e por f

Y1

Y1*

Y2D+Y1CLK K Y1CLK+Y3 1+CLK+Y2D) 3(Y Y Y1CLK

Y3 Y1CLK+CLK+Y2D Y1+CLK 2D K+Y Y2 Y2*

Y3*

Y3 1+CLK+Y2D) 3(Y

Y2D

Las funciones de excitacin para los estados internos siguientes sern: Y1* = Y2D + Y1CLK Y2* = Y1 + CLK + Y2D Y3* = Y1CLK + Y1Y3 + Y3CLK + Y2Y3D Q = = Y1CLK + Y1Y3 + Y3CLK + Y2Y3D Q = Y3 + Y1Y2CLK + Y1CLKD Tabla de transiciones para el flip flop tipo D de disparo por flanco: CLK D Y1Y2Y3 000 001 010 011 100 101 110 111 00 010 011 010 011 010 011 010 011 01 010 011 110 111 010 011 110 111 11 000 000 110 111 111 111 111 111 10 000 000 110 000 111 111 111 111
Cambiar Original Por000 paraevitar carreras crticas

Carreras: Ocurre cuando por efecto del cambio de una variable de entrada, se suceden cambios mltiples de variables internas. Por ejemplo, partiendo del estado estable 011/00 la seal CLK cambia de 0 a 1, la tabla de estados indica como estado interno siguiente la combinacin 000, es decir un cambio simultneo de las variables internas Y2Y3 de 00 a 11. Como vimos anteriormente, se pueden dar las siguientes transiciones: 010 011 001 000 (carrera no crtica) 110 111 (carrera crtica)

El diseador debe asegurarse que la tabla de transiciones no contenga carreras crticas, de lo contrario el circuito funcionar de manera errtica.

Tabla de estados y tabla de flujo.Luego del anlisis de las carreras crticas, podemos asignar, a cada estado, una representacin simblica y determinar los valores de las salidas, y llenamos la tabla simblica combinada de estados y salidas:
Podramoscambiar directamente a G,0

CLK D E A B C D E F G H

00 C,0 D,1 C,0 D,1 C,0 D,1 C,0 D,1

01 C,0 D,1 G,0 H,1 C,0 D,1 G,0 H,1

11 A,0 A,0 G,0 H,1 H,1 H,1 H,1 H,1

10 A,0 A,0 A,0 A,0 H,1 H,1 H,1 H,1

Tabla simblica de estados/salidas ilustrando el caso de carreras crticas Para determinar la tabla de flujo reducida debemos tomar en cuenta lo siguiente: Eliminar los saltos mltiples, mostrando solamente el destino final de la transicin (por ejemplo, partiendo de A,0 (1101), pasamos al estado transitorio C,0 que nos conduce al estado estable G,0; por tanto en la fila del estado A columna 01, podemos cambiar la asignacin C,0 poniendo directamente la asignacin G,0. Eliminar las filas de los estados internos no utilizados como B,E, y F. Colocar indeterminaciones en las casillas a las que se puede llegar mediante cambios simultneos de las variables de entrada; por ejemplo en la fila G cuyo estado estable se da para la combinacin 01 de las variables de entrada, no se debera admitir el cambio simultneo en el valor de las variables de entrada, es decir a la combinacin 10, por lo que en dicha columna se deber colocar el smbolo de indeterminacin en el lugar del estado interno siguiente, obteniendo como resultado final la siguiente tabla de estados/salidas:

CLK D E A C D G H

00 C,0 C,0 D,1 C,0 D,1

01 G,0 G,0 H,1 G,0 H,1

11 A,0 X X H,1 H,1

10 A,0 A,0 A,0 X H,1

Finalmente podemos utilizar el mtodo conocido para la reduccin de estados, a fin de obtener la tabla de estados/salidas mnima; por ejemplo, en la tabla de estados/salidas anterior, los estados internos A y C pueden fusionarse, quedando la siguiente tabla de estados/salidas reducida: C D G H X X X A

X X C

X X D

X G

(AC)= a; D = b; G = c; H = d Con la nueva asignacin tendremos la siguiente tabla de estados reducida:

CLK D E a b c d

00 a,0 b,1 a,0 b,1

01 c,0 d,1 c,0 d,1

11 a,0 X d,1 d,1

10 a,0 a,0 X d,1

DISEO DE CIRCUITOS SECUENCIALES (AUTOMATAS FINITOS) ASINCRONOS De forma similar al diseo de circuitos secuenciales sncronos, a continuacin se lista, en forma resumida, los pasos que se deben seguir para el diseo de los circuitos secuenciales (autmatas finitos) asncronos: 1. Construir una tabla primitiva del flujo de estados partiendo de la descripcin verbal o escrita del problema. 2. Reducir el nmero de estados de la tabla. 3. Seleccionar una asignacin de cdigos de estado libre de carreras crticas, agregando estados auxiliares si fuera necesario. 4. Construir la tabla de transiciones. 5. Construir los mapas de excitacin y determinar la realizacin libre de riesgos en las ecuaciones de excitacin. 6. Dibujar el diagrama lgico. 7. Verificar la existencia de posibles riesgos esenciales; en su caso asegurar que los tiempos mnimos de excitacin y realimentacin sean ms largos que los retrasos en la lgica de entrada. 1. Diseo de la tabla primitiva del flujo de estados en modo fundamental De manera similar al diseo de circuitos secuenciales sncronos, a cada posible estado del sistema le asignamos un significado concreto relacionado con el problema. Sin embargo, por tratarse ahora de un sistema realimentado, es ms fcil entrar en confusin, por lo que se recomienda conformar inicialmente una tabla primitiva de estados, cuya caracterstica principal consiste en: 1.1. Por cada fila de la tabla solo se permitir un solo estado estable, de manera tal que la salida solo puede ser descrita en funcin del estado. 1.2. Solo se permite por vez, el cambio de una sola variable de entrada, concedindole el tiempo suficiente para que alcance un nuevo estado estable antes de producirse un nuevo cambio en las variables de entrada. 1.3. La tabla primitiva de estados por lo general tendr estados extras que posteriormente podrn ser reducidos. Para ilustrar mejor los pasos del procedimiento de diseo, resolvamos el siguiente problema:
8

Disear un circuito secuencial asncrono realimentado que tiene dos lneas de entrada P(pulso) y R(reinicio) y una sola salida Z que normalmente se encuentra en el nivel lgico 0. La salida cambiar al nivel lgico 1 cuando ocurra la transicin de 0 a 1 en la lnea de entrada P y se reinicia a 0 cuando sobre la lnea de entrada R se tiene el nivel lgico 1. El problema expresado mediante un diagrama de tiempos: P R Z

Tabla primitiva del flujo de estados partiendo de la descripcin verbal o escrita del problema:

Significado Estado inicial Reinicio sin pulso Captura de pulso Reinicio con pulso Bajada del pulso sal.1 Fin reinicio

PR E A B C D E F

00 A A E X E A

01 B B X B B X

11 X D D D X D

10 C X C F C F

Z 0 0 1 0 1 0

2. Reduccin del nmero de estados de la tabla Los criterios y mtodos que se utilizan son exactamente los mismos que los que se utilizaron en el diseo de circuitos secuenciales sncronos, por tanto decimos que: Dos estados son equivalentes si: 2.1. Todos sus estados siguientes tienen salidas iguales; 2.2. Si los estados siguientes son diferentes, estos tambin debern conducir a estados equivalentes. Consecuentemente tendremos:

B C D E F

X CF X CF A

X X B

X X C

X D

X E

Los estados A y B se fusionan en el nuevo estado a. Los estados C y E se fusionan en el nuevo estado b. Los estados D y F se fusionan en el nuevo estado c. La tabla de estados reducida ser: PR E a b c 00 a b a 01 a a a 11 c c c 10 b b c Z 0 1 0

3. Seleccin y asignacin de cdigos de estado libres de carreras crticas El objetivo es asignar a cada estado una combinacin de variables internas de manera tal que solo cambie una variable entre estados adyacentes. Una manera de determinar las posibles adyacencias es mediante los diagramas de estado, que nos muestran las posibles adyacencias para la codificacin correspondiente: a b

10

Como podemos observar, para diferenciar los cambios de estado con el cambio de un solo bit, ser necesario incluir un estado intermedio transitorio (c), por ejemplo entre los estados b y c, con lo que el nuevo diagrama de estados quedar de la siguiente forma:
00 01

10

11

La nueva tabla de estados quedar: PR E a b c c 00 a b X a 01 a a X a 11 c c c c 10 b b X c Z 0 1 X 0

A continuacin se muestra la correspondiente tabla de estados codificada:

PR Y 1Y 2 00 01 11 10

00 00 01 X 00

01 00 00 X 00

11 10 11 10 10

10 01 01 X 10

Z 0 1 X 0

4. Construccin de la tabla de transiciones Para la construccin de la tabla de transiciones se procede de manera similar que para los circuitos secuenciales sncronos, es decir que si la realizacin de las funciones de excitacin sern realizadas mediante lgica combinacional realimentada, directamente la tabla de estados codificada se constituye en la tabla de transiciones; sin embargo, si se va ha utilizar algn dispositivo de memoria, este tambin debe ser asncrono,
11

como por ejemplo el flip flop SR, en cuyo caso, la tabla de transiciones se dar en funcin a la ecuacin caracterstica correspondiente. 5. Construccin de los mapas de Karnaugh y realizacin de las ecuaciones de excitacin libre de riesgos De las tablas de transicin libre de carreras, mediante la utilizacin del mtodo de Karnaugh para la reduccin de funciones lgicas, obtenemos las funciones lgicas con las que se implementarn los circuitos lgicos realimentados o en su caso los circuitos de excitacin para las entradas de los flip flop con los que se realizar el circuito correspondiente.
Y1* P Y2* P

Y2

0 0 x 0
*

0 0 x 0
R

1 1 1 1

0 0 x 1

Y1 Y2

0 1 x 0

0 0 x 0
R

0 1 0 0

1 1 x 0

Y1

Y1 = P R + P Y1 = P R PY1 Y2* = Y2R +Y1 Y2 P +Y1 PR = = Y2R Y1 Y2 P Y1 PR Z = Y2 Dibujar el diagrama lgico

P R Y1

Y2

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6. Verificacin de la existencia de posibles riesgos esenciales; asegurando, en su caso, que los tiempos mnimos de excitacin y realimentacin sean ms largos que los retrasos en la lgica de entrada. Para que un circuito en modo fundamental trabaje en forma apropiada debe satisfacer lo siguientes cinco requisitos: 7.1. Las variables de entrada solo deben cambiar una por vez, debiendo existir un lmite mnimo entre cambios sucesivos. 7.2. Existe un tiempo mximo de propagacin a travs de la lgica de excitacin y rutas de realimentacin; este tiempo mximo, debe ser menor que el tiempo entre cambios de entrada sucesivos. 7.3. La asignacin de estados (tablas de transicin) debe estar libre de carreras crticas. 7.4. La lgica de excitacin de estar libre de riesgos. 7.5. El tiempo de propagacin mnimo a travs de la lgica de excitacin y rutas de realimentacin debe ser mayor que el retardo mximo de tiempo a travs de la lgica de entrada.

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