Está en la página 1de 10

Instituto Especializado De Estudios Superiores Loyola

ASIGNATURA: Electrónica Digital I PROFESOR: Ing. Jorge Luis Maldonado


Práctica No. 4 Título: Prueba de FLIPS FLOPS
Fecha de inicio 24 de junio a ser entregada 30 de junio
ELABORADA POR: Margari Estefany Pérez Collantes MATRICULA: 18-01-0033

OBJETIVOS GENERALES
 Conocer el funcionamiento de los flips flops D, T, RS, JK.

 Analizar el comportamiento de un flip flop RS con la compuerta NOR


CD4001 y de un flip flop tipo D CD4003.
 Comprobar el funcionamiento de estos flips flops completando la tabla y
mediante la simulación.
INFORMACIÓN BÁSICA RESUMEN

Flip flop es el nombre con se conocen los dispositivos que tienen dos estados, que
sirven como memoria básica para las operaciones de lógica secuencial. Los Flip-
flops usados para almecenar y transmitir datos digitales y se usan normalmente en
unidades llamadas “registros”, para el almacenamiento de datos numéricos binarios.

Flip flop tipo D está compuesto por compuertas


NAND, se llama tipo D porque hace referencia al
dato de entrada, sin importar lo que tenga en la
salida Q, lo que se tenga en la entrada D, eso pasara
directamente a salida, es decir, el dato se transfiere
directamente a la salida después de un pulso de reloj.

Flip flop tipo T cuenta con una única entrada (T),


el comportamiento del flip-flop tipo T es
equivalente al de un flip-flop tipo J-K con sus
entradas J y K unidas. De este Modo, si la entrada
T presenta un nivel bajo ‘0’ está en su modo de
memoria, y si a la entrada T se encuentra a nivel
alto ‘1’ el dispositivo cambia de estado.
El flip flop JK se compone de un flip flop RS al que se le
pusieron dos compuertas AND en la entrada. En este flip
flop la J es la que se encarga de fijar el dato (set) y la
terminal K es la que se encarga del reset. El
funcionamiento del flip flop es el siguiente, cuando en
ambas entradas hay ceros (0) se aplica un estado de
memoria, cuando se tiene un 1 en J y un 0 en K se ajusta la salida a 1, cuando se
tiene un estado inverso, 0 en J y un 1 en K, limpia la salida, la pone a 0, cuando se
tienen ambas en alto, es decir en 1, se complementa el estado de la salida.
El CD4013 o IC-4013 es un circuito integrado de la familia CMOS que cuenta con
dos flip-flops tipo D (DATOS). Un flujo de pulso de reloj a C (pin de reloj)
almacenará los datos en la entrada D. 

Distribución de los pines

DIAGRAMA ESQUEMÁTICO
MATERIALES

 CD4013 dual D Flip Flop


 4001 NOR Gate
 5 Push Bottom
 6 Resistencias 1k
 4 Resistencias 220
 2 Leds Azules
 2 Leds Rojos

RECOPILACIÓN DE DATOS
Flip Flop RS

Cuando Set está en 0 y Reset está en 1, se limpia la salida colocando un 0 en Q y un


1 en el complemento de Q, que es QN
Cuando Set está en 1 y Reset está en 0, se fija un 1 en Q y un 0 en el complemento
de Q, que es QN.

Cuando Set está en 0 y Reset está en 0, el flip flop pasa a un estado de memoria, la
salida Q y su complemento se permanecen con los valores tenían con anterioridad.

Si tomamos la configuración de entrada que hicimos al principio donde Set está en 0


y Reset está en 1, se limpia la salida colocando un 0 en Q y un 1 en QN y luego
ambas entradas la colocamos en estado bajo, vemos que la configuración inicial se
mantiene, porque estamos en el estado de memoria del flip flop.
Cuando ambas entradas están en estado alto se producen valores no deseados en la
salida del flip flop, a veces llamados valores indefinidos o indeterminados.

Tabla resumen del Flip Flop RS

S R Q QN

0 0 Memoria

0 1 0 1

1 0 1 0

1 1 Indefinido (?)
Prueba Flip Flop RS con master slave

Cuando Set está en 0 y Reset está en 1, se limpia la salida colocando un 0 en Q y un


1 en el complemento de Q, que es Q´

Cuando Set está en 1 y Reset está en 0, se fija un 1 en Q y un 0 en el complemento


de Q, que es QN.
Cuando Set está en 0 y Reset está en 0, el flip flop pasa a un estado de memoria, la
salida Q y su complemento se permanecen con los valores tenían con anterioridad.

Tabla flip flop RS master slave


CL
R S Q n+1
K
MEM
1 0 0
O
1 0 1 1
1 1 0 0
1 1 1 ?

Flip Flop D
Cuando el pin de SET, RESET y D estan en 0 la salida Q es igual a 0 y el complemto de Q,
es decir QN es igual a 1.
Cuando las entadas de SET, RESET permanecen en 0 pero la entrada D está en 1, la
salida Q pasa a 1 y su complemento QN pasa a ser 0.

Sin importar el estado de D, al colocar la entrada de RESET en 1 y SET en 0, vemos


que Q esta en 0 y que su complemento QN pasa a 1

Sin importar el estado de D, al colocar la entrada de RESET en 0 y SET esta en 1,


vemos que Q esta en 1 y que su complemento QN pasa a 0.
Sin importar el estado de D, al colocar la entrada de RESET en 1 y SET esta en 1,
vemos que Q esta en 1 y que su complemento QN pasa a 1.
Tabla resumen flip flop D
CL D R S Q QN
↑ 0 0 0 0 1
↑ 1 0 0 1 0
↓ X 0 0 Q QN
X X 1 0 0 1
X X 0 1 1 0
X X 1 1 1 1 X=NO IMPORTA

CONCLUSIÓN
En los circuitos de tipo secuencial la salida no solo depende de la entrada, sino
además de su estado previo, esto esconde una cierta capacidad de memorizar un
evento, este es el caso de los circuitos aquí analizados, donde tenemos dos diferentes
tipos de flip flop, el tipo RS utiliza dos compuertas NOR, S y R son las entradas,
mientras que Q y Q’ son las salidas (Q es generalmente la salida que se busca
manipular.) y el tipo D el cual nos entrega en la salida el mismo valor que tenemos
en la entrada más el valor complementario de esa salida.

También podría gustarte