Ebook Chapter PDF 00341 Prob ResueltosCircuitos Logicos

Problemas Resueltos de Circuitos Logicos
Raquel Cervig n Abad o
Cuenca, marzo 2010
Indice general
1. Sistemas de Numeracion y Codigos 2. Algebra de Boole 3. Caracterizacion y Tecnologas de Circuitos Integrados Digitales 4. Circuitos Combinacionales 5. Circuitos Combinacionales Aritm ticos e 6. Sistemas Secuenciales: Biestables 7. Sistemas Secuenciales: Registros y Contadores 8. Sistemas Secuenciales: Diseno
1 9 30 41 66 76 90 105
Captulo 1
Sistemas de Numeracion y Codigos
1.1. Convertir a base decimal los siguientes numeros: a) (F F A,7)16 b) (100)5 c) (26,5)8 d) (10,101)2 e) (1001111011)2
Solucion a) (F F A,7)16 15 162 + 15 161 + 10 160 + 7 161 = 4090,4375 b) (100)5 1 52 + 0 51 + 0 50 = 25 c) (26,5)8 2 81 + 6 80 + 5 81 = 22,625 d) (10,101)2 1 21 + 0 20 + 1 21 + 0 22 + 1 23 = 2,625 e) (1001111011)2 129 +028 +027 +126 +125 +124 +123 +022 +121 +120 = 635
1.2. Convertir a base binaria los siguientes numeros: a) (10,375)10 b) (2506)16 1
1. Sistemas de Numeracion y Codigos c) (F 10A0)16 d) (7512)8 e) (2506)8
Solucion a) (10,375)10 Parte entera (10)10 = (1010)2 10 : 2 = 5 Resto = 0 5 : 2 = 2 Resto = 1 2 : 2 = 1 Resto = 0 Parte fraccionaria (0,375)10 = (011)2 0,375 2 = 0,750 0,750 2 = 1,500 0,500 2 = 1,0000 (10,375)10 1010,011 b) (2506)16 0010010100000110 c) (F 10A0)16 11110001000010100000 d) (7512)8 111101001010 e) (2506)8 010101000110
1.3. Dado la siguiente igualdad: (100)10 = (400)b , determinar el valor de la base b. Cu l es el a valor de (104)10 en la base b?
Solucion 100 = 4 b2 + 0 b1 + 0 b0 b = 5
1. Sistemas de Numeracion y Codigos Para pasar 104 decimal a base 5, debemos utilizar el m todo de divisiones iterativas. e (104)10 = (404)5
1.4. Representar los siguientes numeros en el formato IEEE 754 de 32 bits. a) (123,75)10 b) (199,5)10 c) (42F 80000)16
Solucion a) (123,75)10 Parte entera (123)10 = (1111011)2 123 : 2 = 61 61 : 2 = 30 30 : 2 = 15 15 : 2 = 7 Resto = 1 Resto = 1 Resto = 0 Resto = 1
7 : 2 = 3 Resto = 1 3 : 2 = 1 Resto = 1 Parte fraccionaria (0,75)10 = (11)2 0,75 2 = 1,50 0,50 2 = 1,00 (123,75)10 = (1111011,11)2 = (1,11101111 26 )2 Signo 1 Exponente E=127+6=133 (100000101)2 Mantisa 11101111000000000000000 (123,75)10 1 10000101 11101111000000000000000 b) (199,5)10 0 10000110 10001111000000000000000 c) (42F 80000)16 0 10011101 00001011111000000000000
1. Sistemas de Numeracion y Codigos
1.5. Determinar el valor decimal del numero 11111110 expresado en el formato del convenio de complemento a 2.
Solucion 00000010 (2)10 Su complementado sera (2)10
1.6. Obtener el correspondiente numero binario en Complemento a 2 de 16 bits del decimal -554.
Solucion (554)10 0000001000101010
(554)10 1111110111010110
1.7. Codicar en complemento a 1 (C-1) y complemento a 2 (C-2) los siguientes numeros de cimales: 7, -7, 39, -39, 1 , -1, 0.
Solucion
+7 C-1 C-2 0111 0111
-7 1000 1001
39 0100111 0100111
-39 1011000 1011001
1 01 01
-1 10 11
0 00/11 00
1.8. Realizar la suma de los numeros A=11001 y B = 11101, representados en palabras de 5 bits si su sistema de representacion es: a) Complemento a uno b) Complemento a dos
1. Sistemas de Numeracion y Codigos
Solucion a) Complemento a uno1 11001C1 +11101C1 =10111C1 6 2 = 8 b) Complemento a dos 11001C2 +11101C2 =10110C2 7 3 = 10
1.9. Realizar la resta de los numeros A=11001 y B = 11101, representados en palabras de 5 bits si su sistema de representacion es: a) Complemento a uno b) Complemento a dos
Solucion a) Complemento a uno 11001C1 -11101C1 =11001C1 +00010C1 =11011C1 6 + 2 = 4 b) Complemento a dos 11001C2 -11101C2 =11001C2 +00011C2 =11100C2 7 + 3 = 4
1.10. El rango de representacion en complemento a dos de numeros binarios es de: a) [2n1 , 2n1 1] b) [2n1 , 2n1 ] c) [(2n1 1), 2n1 1]
1
En complemento a uno se suma el acarreo nal al resultado.
1. Sistemas de Numeracion y Codigos d) [2n1 , 2n1 + 1]
Solucion El rango de representacion en complemento a dos de numeros binarios es de n1 , 2n1 1]. [2
1.11. Codicar del numero decimal 18, en codigos binarios de palabra (binario natural y binario gray) y BCD (natural, aiken y exceso a tres).
Solucion
Decimal 18 Decimal 18
Binario Natural 10010 BCD Natural 00011000
Binario Gray 11011
BCD Aiken 00011110
BCD XS3 01001011
1. Sistemas de Numeracion y Codigos EJERCICIOS PROPUESTOS
1. Representar la cantidad sesenta y una unidades en los sistemas de numeracion en base 2, 5, 8 y 16. 2. Representar en los sistemas de numeracion binario, octal y hexadecimal los siguientes numeros decimales: a) 215 b) 129 c) 614 3. Cu ntos dgitos ser n necesarios para representar en binario, octal y hexadecimal cada a a uno de los siguientes numeros decimales? a) 50 b) 1000 c) 5000 d) 1000000 4. Encontrar la expresion decimal de los siguientes numeros: a) (10011)2 b) (10011)3 c) (10011)4 d) (10011)8 e) (10011)16 f ) (215)6 g) (214)8 5. Representar con el menor numero posible de bits en los formato complemento a uno y complemento a dos, los siguientes numeros enteros: a) -122 b) 122 c) -64 d) -15
1. Sistemas de Numeracion y Codigos e) 37 f ) -37
6. Un sistema digital puede procesar numeros representados en formato de 7 bits. Indicar cuales de los siguientes numeros decimales pueden ser procesados por dicho sistema: a) -127 b) 127 c) -64 d) 128 e) 63 f ) -63 7. Hallar el resultado de las siguientes operaciones: a) (225)8 + (120)8 b) (10111)2 + (101)2 c) (10110)SM + (01111)SM d) (10110)CD + (0011)CD e) (01100)CD + (0011)CD 8. Representar el numero (8620)10 en los siguientes codigos: a) BCD natural b) BCD exceso a tres c) BCD AIKEN 9. Obtener un codigo Gray para codicar 32 smbolos diferentes. 10. Obtener un codigo Johnson para codicar al menos ocho smbolos diferentes
Captulo 2
Algebra de Boole
2.1. Minimizar algebraicamente las siguientes funciones: a) f (a, b, c) = ab + ac + a bc b) f (a, b, c) = (b + ac + ab + abc + a c + ac + c) c b b)(a c) f (a, b, c, d) = a + bc + a + + cd bd d) f (a, b, c, d) = a + bc + a + + bd bd cb) e) f (a, b, c, d) = (( + b) + a + b + c + d) ( a c f ) f (a, b) = a(b + a b)
Solucion a) f (a, b, c) = ab + ac + a bc
f (a, b, c) = ab + ac + a = bc = a(b + c) + a = bc = a + c + a = b bc = a(1 + + c = bc) b = a + c b 9
2. Algebra de Boole
10
b) f (a, b, c) = (b + ac + ab + abc + a c + ac + c) c b b)(a
f (a, b, c) = (b + ac + ab + abc + a c + ac + c) = c b b)(a = (b + ab + a b)((a + a) + c) = c = (b(1 + a) + a c + c) = b)( = (b + a b)
c) f (a, b, c, d) = a + bc + a + + cd bd
f (a, b, c, d) = a + bc + a + + cd = bd = a + a + + cd = bc bd bd = a + + cd = bd = a cd = = a(b + d)(c + d) = abc + abd + adc + add = = abc + abd + adc
d) f (a, b, c, d) = a + bc + a + + bd bd
bd f (a, b, c, d) = a + bc + a + + bd = = a + a + + bd = bc bd = a(1 + + ( + b)d = bc) b = a + d = ad
cb) e) f (a, b, c, d) = (( + b) + a + b + c + d) ( a c
2. Algebra de Boole
11
cb) f (a, b, c, d) = (( + b) + a + b + c + d) ( = a c = ac + b + a + b + c + d(b + c) = c c = ac + b( + 1) + a + c + d(b + c) = = ac + a + b + c + d(b + c) = = (a + a)(a + c) + b + c + d(b + c) = = a + c + b + c + d(b + c) = = a + b + d + 1(b + c) = = 1(b + c) = 0
f ) f (a, b) = a(b + a b)
f (a, b) = a(b + a = b) = a( + b)(b + = a( + b) = a b) a = aa + ab = a(1 + b) = a
2.2. A partir de estas sumas de productos, obtener una expresion en producto de sumas. a) f (a, b, c, d) = b) f (a, b, c, d) = (0, 3, 7, 9, 12, 15) (0, 1, 3, 4, 6, 8)
Solucion a) f (a, b, c, d) = (0, 3, 7, 9, 12, 15)
2. Algebra de Boole
12
f (a, b, c, d) = f (a, b, c, d) =
(0, 3, 7, 9, 12, 15) (1, 2, 4, 5, 6, 8, 10, 11, 13, 14)
f (a, b, c, d) = m1 + m2 + m4 + m5 + m6 + m8 + m10 + m11 + m13 + m14 = = m1 m2 m4 m5 m6 m8 m10 m11 m13 m14 = = M 14 M 13 M 11 M 10 M 9 M 7 M 5 M 4 M 2 M 1
b) f (a, b, c, d) =
(0, 1, 3, 4, 6, 8)
f (a, b, c, d) = f (a, b, c, d) =
(0, 1, 3, 4, 6, 8) (2, 5, 7, 9, 10, 11, 12, 13, 14, 15)
f (a, b, c, d) = m2 + m5 + m7 + m9 + m10 + m11 + m12 + m13 + m14 + m15 = = m2 m5 m7 m9 m10 m11 m12 m13 m14 m15 = = M 13 M 10 M 8 M 6 M 5 M 4 M 3 M 2 M 1 M 0
2.3. Expresar la siguiente funcion en forma canonica como suma de miniterminos. a) f (a, b, c) = a + b + c b) f (a, b, c) = a + b(b + c) Solucion a) f (a, b, c) = a + b + c
f (a, b, c) = M 5 f (a, b, c) = M 0 M 1 M 2 M 3 M 4 M 6 M 7 f (a, b, c) = M 0 M 1 M 2 M 3 M 4 M 6 M 7 = = M0 + M1 + M2 + M3 + M4 + M6 + M7 = = m7 + m6 + m5 + m4 + m3 + m1 + m0
2. Algebra de Boole b) f (a, b, c) = a + b(b + c)
13
f (a, b, c) = a + b(b + c) = ab)(b = ( + c) = = a + a = bb bc bc = a = a + b + c = M 6 f (a, b, c) = M 0 M 1 M 2 M 3 M 4 M 5 M 7 f (a, b, c) = m7 + m6 + m5 + m4 + m3 + m2 + m0
2.4. Expresar las siguientes funciones en forma canonica como producto de maxit rminos. e a) f (a, b, c) = (a + a + b + c) + b)( bc b) f (a, b) = a + a b
Solucion a) f (a, b, c) = (a + a + b + c) + b)( bc
f (a, b, c) = (a + a + b + c) + = b)( bc = (a + ab + a + a + b + c) + = a c b b b bc = ab + a + a + c + = c b b bc = ab + abc + ac + ab + ac + a + ac + ac + a + a = c b c b bc b b bc bc =

3
(0, 1, 4, 5, 6, 7)
= m0 + m1 + m4 + m5 + m6 + m7 f (a, b, c) = m2 + m3 f (a, b, c) = m2 + m3 = m2 m3 = M 5 M 4
2. Algebra de Boole
14
b) f (a, b) = a + a b
f (a, b) = a + a = b b = a a = = a( + b) = a a + a b = a b = m3 a f (a, b) = m0 + m1 + m2 f (a, b) = m0 + m1 + m2 = m0 m1 m2 = M 3 M 2 M 1
2.5. Dadas f1 (a, b) =
(0, 3) y f2 (c, d) =
(1, 2).
Calcular G(a, b, c, d) = f1 (a, b)
f2 (c, d).
Solucion
f1 (a, b) = m0 + m3 = a + ab b f2 (c, d) = M 1 M 2 = = M 0 M 3 = M 0 + M 3 = m3 + m0 = cd + cd
g(a, b, c, d) = ( + ab) (d + cd) = ab c = ( + ab)(d + cd) + ( + ab)(d + cd) = ab c ab c = ( ab)(d + cd) + ( + ab)(d cd) = ab c ab c = (a + b)( + cd + cd) + ( + ab)( + d)(c + d) = a b)( ab c ab = (a + a + ab + b cd + cd) + (c + cd + cd + dd)( + ab) = a b b)( c = a + acd + abcd + abd + acd + a d + abd + abcd bcd b c b bc c g(a, b, c, d) =
4
(1, 2, 4, 7, 8, 11, 13, 14)
2. Algebra de Boole
15
2.6. Analizar los siguientes circuitos y obtener su funcion logica.
Solucion a) F (a, b, c) = (x + y + z)(y + z) z
2. Algebra de Boole b) F (x, y, z) = xy (y + z ) c) F (x1, x2, x3, x4) = (x1 x2) + x3 d) F (x, y) = x + y y y e) X(b2, a2, b1, a1) = (a2 b2)b1a1) + (b2a2) Y (b2, a2, b1, a1) = (a2 b2)a1b1) + (a2b2) f) F (x, y, z) = (x + y) + (y + z) + y = y ( + z ) x g) F (x, y, z) = x + y + z = xy z h) F (x, y, z) = y + x z i) F (x, y, z) = zx wx yw y wx j) F (z, x, w) = xz + xzy + xz(x + y)y
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2. Algebra de Boole 2.7. Disenar un generador de paridad par para cuatro bits.
17
Solucion a 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 b 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 c 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 d 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 f 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0
Para 3 bits b, c y d el generador de paridad quedara:
f (b, c, d) = cd + d + bd + bcd = b bc c = cd + cd) + b(d + cd) = b( c = d) + b(c d) = b (c d) b(c
Para 4 bits a, b, c y d: P ara P ara a = 0 f (b, c, d) a = 1 f (b, c, d)
2. Algebra de Boole
18
f (b, d, d) = g f (a, b, c, d) = ag + a = a g = a (b (c d)) g
2.8. Disenar y minimizar un circuito logico de tres variables de entrada que se disparen cuan do: a) Dos o m s de las entradas est n en alta a la vez. a e b) El decimal equivalente al numero binario que representan las tres entradas sea impar (1, 3, 5 o 7). c) El decimal equivalente al numero binario que representan las tres entradas sea par (0, 2, 4 o 6).
Solucion a) Dos o m s de las entradas est n en alta a la vez. a e a 0 1 2 3 4 5 6 7 a f1 0 0 0 1 c

0 1 5
b 0 0 1 1 0 0 1 1
c 0 1 0 1 0 1 0 1
f1 0 0 0 1 0 1 1 1
0 0 0 0 1 1 1 1
1 1
0 1
f 1(a, b, c) = bc + ac + ab
2. Algebra de Boole
19
b) El decimal equivalente al numero binario que representan las tres entradas sea impar (1, 3, 5 o 7). a 0 1 2 3 4 5 6 7 a f2 0 0 1 1 c
0 1 5
b 0 0 1 1 0 0 1 1
c 0 1 0 1 0 1 0 1
f2 0 1 0 1 0 1 0 1
0 0 0 0 1 1 1 1
1 1
0 0
f 2(a, b, c) = c c) El decimal equivalente al numero binario que representan las tres entradas sea par (0, 2, 4 o 6). a 0 1 2 3 4 5 6 7 0 0 0 0 1 1 1 1 b 0 0 1 1 0 0 1 1 c 0 1 0 1 0 1 0 1 f3 1 0 1 0 1 0 1 0
2. Algebra de Boole a f3 1 1 0 0 c
0 1 5
20
0 0
1 1
f 3(a, b, c) = c
2.9. Dibujar un circuito empleando exclusivamente puertas NAND que detecte los numeros primos comprendidos entre 0 y 15, representados en binario natural.(Consid rese el cero e como no primo a efectos de realizar la tabla de verdad)
Solucion a 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 b 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 c 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 d 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 f3 0 1 1 1 0 1 0 1 0 0 0 1 0 1 0 0
f (a, b, c, d) = acd + a d + a + abd + abcd + a + abd b bc bcd c bcd c
2. Algebra de Boole
21
b f 0 1 0 0 1 1 1 0 d
0 1 5
1 1 0 1
0 0 0 0
c a
10
11
15
14
13
12
f (a, b, c, d) = ad + bd + a + = c bc bcd = ad bd a = c bc bcd
2.10. Implementar el mnimo circuito capaz de activar una de las dos salidas, led rojo (LR) y led verde (LV). El led verde se activar cuando la temperatura de entrada est entre -3 y a e o C, ambas incluidas, y el rojo en el resto de los casos. La temperara estar codicada con 4 a cuatro bits en binario puro con signo en complemento a 2.
Solucion
2. Algebra de Boole T3 0 1 2 3 4 5 6 7 -8 -7 -6 -5 -4 -3 -2 -1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 T2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 T1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 T0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 LV 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 LR 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0
22
T2 LV 1 1 0 0 1 1 0 0 T0
0 1 5
0 0 1 1
1 0 1 0
T1 T3
10
11
15
14
13
12
LV (T 3, T 2, T 1, T 0) = T 3 T 2 + T 3 T 1 T 0 + T 3T 2T 1 + T 3T 2T 0
2. Algebra de Boole T2 LR 0 0 1 1 0 0 1 1 T0
0 1 5
23
1 1 0 0
0 1 0 1
T1 T3
10
11
15
14
13
12
LR(T 3, T 2, T 1, T 0) = T 3T 2 + T 3T 1 T 0 + T 3T 2 T 0 + T 3T 2 T 1
Puesto que no se pone ninguna restriccion el circuito se podra realizar con puertas NOT, AND y OR, implementando una de ellas y sacando la otra a partir de un inversor, LR = LV .
2.11. Una maquina registradora dispone de cuatro ranuras de 50, 50, 20 y 20 c ntimos de euro, e en las que cabe un unica moneda. En la salida se dispone de un mecanismo para ofrecer el producto, y para dar las vueltas tiene un dispensador de monedas de 10 centimos y dos de monedas 20 c ntimos. Disenar el circuito logico capaz de entregar el producto e cuando el valor de la entrada iguale o supere a los 90 c ntimos, y devolver correctamente e los cambios.
Solucion
Variables de entrada: cuatro bits, 2 de 50 c ntimos (A5 y B5)y 2 de 20 c ntimos (A2 y B2). e e Variables de salida: cuatro bits, producto (P), vueltas de 10 c ntimos (D1) y vueltas de 20 e c ntimos (D2 y D3). e
2. Algebra de Boole B5 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A5 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A2 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 B2 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 P 0 0 0 0 0 0 0 1 0 0 0 1 1 1 1 1 D1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 D2 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 D3 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1
24
P (B5, A5, A2, B2) = D1(B5, A5, A2, B2) = D2(B5, A5, A2, B2) = D3(B5, A5, A2, B2) =
4 (7, 11, 12, 13, 14, 15) 4 (12, 13, 14, 15) 4 (13, 14, 15) 4 (15)
A5 P 0 0 0 0 0 0 1 0 B2
0 1 5
A5 D1 B2
0
0 1 1 1
0 0 A2 1 B5 1
0 0 0 0
0 0 0 0
0 0 1 1
0 0 1 1
A2 B5
10
11
15
14
10
11
15
14
13
12
13
12
2. Algebra de Boole A5 D2 0 0 0 0 0 0 0 0 B2
0 1 5
25 A5 D3 0 0 1 1 0 0 A2 1 B5 0 0 0 0 0 0 0 0 0 B2
0 1 5
0 0 1 0
0 0 0 0
A2 B5
10
11
15
14
10
11
15
14
13
12
13
12
P = A5 B5 + A5 A2 B2 + B5 A2 B2 D1 = A5 B5 D2 = A5 B5 B2 + A5 B5 A2 D3 = A5 B5 A2 B2
2.12. Dada las siguientes funciones, simplicar e implementar el circuito utilizando puertas NOR de dos entradas. a) f1 (d, c, b, a) = b) f2 (e, d, c, b, a) = c) f3 (d, c, b, a) = (0, 2, 3, 6, 7, 11, 13, 15) (0, 2, 3, 6, 7, 9, 11, 13, 15, 16, 25, 27, 29, 31) (1, 2, 5, 9, 12, 13)
Solucion a) f1 (d, c, b, a) = f1 1 1 0 0 0 1 1 0 (0, 2, 3, 6, 7, 11, 13, 15) c a

0 1 5
0 1 1 1
0 1 0 0
b d
10
11
15
14
13
12
2. Algebra de Boole
26
c f1 (d, c, b, a) = db + ba + dca + da = d + + + a + d + c + a + d + c + a b b b) f2 (e, d, c, b, a) = (0, 2, 3, 6, 7, 9, 11, 13, 15, 16, 25, 27, 29, 31) e c a
0
f2
a 0 1 1 1
4
1 1 0 0
0 1 1 1
0 1 0 0
20
0 0 0 0
21
0 0 1 1
17
0 0 1 1
16
1 0 0 0
b d
22
23
19
18
10
11
15
14
30
31
27
26
13
12
28
29
25
24
cb f2 (e, d, c, b, a) = da + da + edb = d + a + d + c + b + a + e + d + b
c) f3 (d, c, b, a) =
(1, 2, 5, 9, 12, 13) c
f3 1 0 0 1 1 0 1 1
a
0 1 5
1 1 1 0
1 0 0 1
b d
10
11
15
14
13
12
f3 (d, c, b, a) = ( + a)(d + c + d + c + b + a) b b)( f3 (d, c, b, a) = + a + d + c + + d + c + b + a b b
2. Algebra de Boole EJERCICIOS PROPUESTOS
27
1. Construir una tabla con todos los minit rminos y maxit rminos de una funcion de cuatro e e variables. 2. Qu son y como se denen las formas canonicas de una funcion booleana. Expresar en e forma canonica (producto de suma o suma de productos) la funcion booleana de cuatro variables F(x,y,z,t) = x. 3. Dadas las funciones booleanas: Obtener dos expresiones normalizadas y dos expresiones canonicas de las mismas. a) F1 (x, y, z) = [xy(x + z)] + [y(x + z)] + [(y + z)(x + y)] b) F2 (x, y, z) = (x + y) (x + z) y c) F3 (x, y, z) = (y + xz) ( + yz) x x d) F4 (x, y, z, t) = xy + t + xyz + t e) F5 (x, y, z, t) = (xy + zt) (x + zt) y 4. Simplicar las siguientes expresiones utilizando el Algebra de Boole: a) [AB(C + BD) + AB]C b) AB + AC + ABC c) AB + A(B + C) + B(B + C) 5. Obtener una expresion mediante suma de productos y otra mediante producto de sumas de las funciones XOR y XNOR. 6. Demostrar que el operador binario NAND forma un conjunto completo de operadores. Sugerencia: Expresar los operadores AND, OR y NOT mediante el operador binario NAND. 7. Demostrar que el operador binario NOR forma un conjunto completo de operadores. Sugerencia: Expresar los operadores AND, OR y NOT mediante el operador binario NAND. 8. Obtener un circuito logico que se comporte como la funcion NAND de dos entradas, usando solamente puertas NOR. 9. Construir una NAND de cuatro entradas a partir de puertas NAND de dos entradas.
2. Algebra de Boole
28
10. Encontrar la expresion algebraica de la funcion booleana que se comporta como un circui to el ctrico de tres conmutadores que controlan el encendido y apagado de una bombilla. e 11. Simplicar mediante mapas de Karnaugh las siguientes funciones booleanas y obtener una expresion mnima: F (x, y, z) =
3
(0, 1, 2, 5, 6, 7)
F (x, y, z, t) =
4
(4, 7, 13, 14) +
(0, 3, 6, 10, 11, 15)
a) Mediante suma de productos. b) Mediante producto de sumas. 12. Dada la expresion algebraica de la funcion booleana F(x,y,z): F (x, y, z) = [xy(x + z)] + [y(x + z)] + [(y + z)(x + y)] a) Operar algebraicamente hasta obtener una expresion normalizadas en forma de su ma de productos. Comprobar si la expresion obtenida es la mnima y justicar la respuesta. b) Obtener una expresion normalizada mnima en forma de producto de sumas. Jus ticar que la expresion obtenida es mnima ilustrando el razonamiento mediante mapas de Karnaugh. c) Dibujar un circuito mnimo que utilice exclusivamente puertas NAND de dos entra das a partir de la expresion obtenidad en el apartado anterior. 13. Dada la funcion booleana en forma canonica: F (A, B, C, D) =
4
(1, 2, 3, 5, 6, 7, 8, 10)
(11, 13)
Justicar adecuadamente cuales de las siguientes expresiones representan a una funcion booleana equivalente: a) F1 (A, B, C, D) =
4 (0, 4, 9, 11, 12, 13, 14, 15)
(2, 3)
b) F2 (A, B, C, D) = (AC D + B C D + ABC + AB CD) c) F3 (A, B, C, D) = (A + B + D)[A + (C D)] d) F4 (A, B, C, D) = (AC D + AB + AD)
2. Algebra de Boole 14. Dada la funcion booelana. F (x, y, z, t) =

4
29
(0, 2, 3, 4, 9, 11) +
(1, 13)
a) Expresarla en su forma canonica producto de maxit rminos. e b) Obtener una expresion mnima de F en forma de suma de productos. c) Obtener una expresion mnima de F en forma de producto de sumas. 15. Dada la expresion algebraica de la funcion booleana F(x,y,z,t): F (x, y, z, t) = xy + xy + xyt a) Representarla sobre un mapa de Karnaugh indicando sobre el mismo los grupos de minit rminos cubiertos por cada uno de los t rminos producto. Indicar para cada e e uno de los t rminos producto si se trata de implicante, implicante primo o implicante e primo esencial. b) Obtener una expresion normalizada mnima en forma de suma de productos. Jus ticar que la expresion obtenida es mnima ilustrando el razonamiento mediante mapas de Karnaugh. c) Obtener una expresion normalizada mnima en forma de producto de sumas. Jus ticar que la expresion obtenida es mnima ilustrando el razonamiento mediante mapas de Karnaugh. d) Obtener un diagrama logico a partir de cada una de las expresiones mnimas obte nidas en los apartados anteriores empleando unicamente puertas NOR.
Captulo 3
Caracterizacion y Tecnologas de Circuitos Integrados Digitales
3.1. La informacion que proporciona el fabricante del CI 74ALS541 se muestra a continuacion en la tabla 3.1. a) Analizar el diagrama logico del CI 74ALS541 (Fig. 3.1) y completar la tabla de verdad de las salidas en funcion de las entradas. b) Consultando la informacion que proporciona el fabricante obtener los siguientes par metros: a 1) Valor m ximo de VOLmax a 2) Valor de IOHmax para el cual est garantizado VOHmin a 3) Margen de ruido
Figura 3.1: Diagrama logico CI 74LS151
30
3. Caracterizacion y Tecnologas de Circuitos Integrados Digitales
31
DM74ALS541
Absolute Maximum Ratings(Note 1)

Supply Voltage Input Voltage: Control Inputs Voltage Applied to a Disabled 3-STATE Output Operating Free-Air Temperature Range Storage Temperature Range Typical JA N Package M Package 58.5C/W 77.5C/W 5.5V 0C to +70C 65C to +150C
Note 1: The Absolute Maximum Ratings are those values beyond which the safety of the device cannot be guaranteed. The device should not be operated at these limits. The parametric values defined in the Electrical Characteristics tables are not guaranteed at the absolute maximum ratings. The Recommended Operating Conditions table will define the conditions for actual device operation.
7V 7V
Recommended Operating Conditions

Symbol VCC VIH VIL IOH IOL TA Supply Voltage HIGH Level Input Voltage LOW Level Input Voltage HIGH Level Output Current LOW Level Output Current Free Air Operating Temperature 0 Parameter Min 4.5 2 0.8 15 24 70 Nom 5 Max 5.5 Units V V V mA mA C
Electrical Characteristics
over recommended free air temperature range Symbol VIK VOH Parameter Input Clamp Voltage HIGH Level Output Voltage VOL II IIH IIL IOZH IOZL IO ICC LOW Level Output Voltage Input Current at Maximum Input Voltage HIGH Level Input Current LOW Level Input Current HIGH Level 3-STATE Output Current LOW Level 3-STATE Output Current Output Drive Current Supply Current VCC = Max, VI = 7V VCC = Max, VI = 2.7V VCC = Max, VI = 0.4V VCC = Max, VO = 2.7V VCC = Max, VO = 0.4V VCC = Max, VO = 2.25V VCC = Max Outputs HIGH Outputs LOW Outputs Disabled 30 6 15 13.5 Test Conditions VCC = Min, II = 18 mA VCC = 4.5V to 5.5V VCC = Min VCC = Min IOH = 0.4 mA IOH = 3 mA IOH = Max IOL = 12 mA IOL = 24 mA VCC 2 2.4 2 0.25 0.35 0.4 0.5 100 20 100 20 20 112 14 25 22 mA mA A A A A A mA 3.2 V Min Typ Max 1.2 Units V
www.fairchildsemi.com
Tabla 3.1: Extrado de la hoja de caractersticas del CI 74LS151 (http://www.fairchildsemi.com)
32
Solucion:
a) Analizar el diagrama logico del CI 74ALS541 (Fig. 3.1) y completar la tabla de verdad adjunta. Para los todos los posibles valores de las entradas OE1, OE2 y A1, se completar la salida. a OE1 0 1 1 0 0 OE2 1 0 1 0 0 A1 X X X 0 1 Y1 Z Z Z 0 1
b) Consultando la informacion que proporciona el fabricante obtener los siguientes par metros: a 1) Valor m ximo de VOLmax : a VOLmax = 0,4V ; IOL = 12mA VOLmax = 0, 5V ; IOL = 24mA 2) Valor de IOHmax para el cual est garantizado VOHmin : a IOHmax = -15 mA 3) Margen de ruido: M RH =VOHmin - VILmin =0,4V M RL =VILmax - VOLmax =0,3V
3.2. En la tabla anexa se exponen los niveles logicos y las corrientes de las familias logicas 74LSXX y 74HCXX. a) Calcular el margen de ruido estricto en las familias LSTTL y HCMOS Qu familia e tecnologica elegir si el circuito va a trabajar en ambiente ruidoso? b) Calcular el Fan-out de ambas familias teniendo en cuenta los niveles logicos y co rrientes de la Tabla. c) Cu ntas unidades de carga LSTTL pueden conectarse a una salida HCMOS, saa biendo que esta familia puede entregar hasta una IOHmax = 4mA manteniendo VOH 4V y una IOLmax = 4mA con VOL 0, 4V ?
3. Caracterizacion y Tecnologas de Circuitos Integrados Digitales 74LSXX VIHmin VILmax VOHmin VOLmax IIHmax IILmax IOHmax IOLmax 2V 0, 8V 2, 7V 0, 4V 20A 0,4mA 400A 8mA 74HCXX 3, 15V 0, 9V 4, 4V 0, 1V 1A 1A 20A 20A
33
Solucion: a) Margen de ruido estricto en las familias LSTTL y HCMOS Qu familia tecnologica e elegir si el circuito va a trabajar en ambiente ruidoso? Tecnologa LS M RH = VOHmin VIHmin = 2, 7 2 = 0, 7V M RL = VILmax VOLmax = 0, 8 0, 4 = 0, 4V Tecnologa HC M RH = VOHmin VIHmin = 4, 4 3, 15 = 1, 25V M RL = VILmax VOLmax = 0, 9 0, 1 = 0, 8V Se elegir la familia HCMOS por ser la que mayor margen de ruido tiene (0.8 V) a b) Fan-out de ambas familias Tecnologa LS F AN OU TH = F AN OU TL = Tecnologa HC F AN OU TH = F AN OU TL = 20A = 20puertas 1A 20A = 20puertas 1A 400A = 20puertas 20A 8mA = 20puertas 0,4mA
34
c) Cu ntas unidades de carga LSTTL pueden conectarse a una salida HCMOS, saa biendo que esta familia puede entregar hasta una IOHmax = 4mA manteniendo VOH 4V y una IOLmax = 4mA con VOL 0, 4V ? U CH = 4mA = 200puertas 20A 4mA U CL = = 10puertas 0,4mA
10 Unidades de carga
3.3. Se suministra un numero secreto de 5 cifras grabado en una tarjeta magn tica a, b, c, e d, e, con el que se puede acceder a un edicio. El disenador del sistema ha utilizado la siguiente funcion: Apertura de la puerta abd c e Tabla 3.2: Caractersticas de las familias
FAMILIA LS FC HC
IIL (mA) -0.4 -0.6 -0.001
IIH (A) 20 20 1
IOL (mA) 4 8 0.02
IOH (mA) -0.4 -0.4 -0.02
VILmax (V ) 0.7 0.8 0.9
VIHmin (V ) 2 2 3.15
VOLmax (V ) 0.4 0.5 0.1
VOHmin (V ) 2.5 2.5 4.4
a) Si se dispone solo de puertas NAND de dos entradas, disenar el circuito. b) Qu tecnologa LS, FC, HC es la m s apropiada de cara a implementar el circuito e a en un entorno ruidoso?Por qu ? e c) Cu ntas puertas de tecnologa FC se podran conectar una puerta de tecnologa LS? a
Solucion: a) Implementar con puertas NAND de dos entradas. La expresion logica de la funcion de apertura es: abd = ab cd c e e
35
Por tanto, dibujando directamente la esta expresion: b) Qu tecnologa LS, FC, HC es la m s apropiada de cara a implementar el circuito e a en un entorno ruidoso?Por qu ? e C lculo del margen de ruido: a 1) Tecnologa LS N ML = VILmax VOLmax = 0,7 0,3 = 0,4V N MH = VOHmin VIHmin = 2,5 2 = 0,5V 2) Tecnologa FC N ML = VILmax VOLmax = 0,8 0,5 = 0,3V N MH = VOHmin VIHmin = 2,5 2 = 0,5V 3) Tecnologa HC N ML = VILmax VOLmax = 0,9 0,1 = 0,8V N MH = VOHmin VIHmin = 4,4 3,15 = 0,8V Sera mejor utilizar la tecnologa HC debido a que tiene mayores m rgenes de ruido. a c) Cu ntas puertas de tecnologa FC se podran conectar una puerta de tecnologa LS? a |IOHmaxLS |/|IIHmaxF C |=0,4 103 A/20 106 = 20 |IOLmaxLS |/|IILmaxF C |=4 103 A/0,6 103 = 6,66 Se podran conectar 6 puertas para que funcione en ambos niveles seran 6.
3.4. Clasicar, de mayor a menor y sin poner valores, las familias logicas TTL, ECL y MOS. a) Segun velocidad b) Segun la potencia disipada.
36
c) Indicar las condiciones que tienen que cumplir las tensiones (VILmax VIHmin VOLmax VOHmin ) y las corrientes (IILmax IIHmax IOLmax IOHmax ), para poder conectar dos puertas TTL
Solucion: a) Segun velocidad VECL > VT T L > VM OS b) Segun la potencia disipada PECL > PT T L > PM OS c) Indicar las condiciones que tienen que cumplir las tensiones y las corrientes, para poder conectar dos puertas TTL. En tensiones: VOHmin VIHmin VOLmax VILmax En corrientes: IOHmax IIHmax IOLmax IILmax
3.5. En la tabla se tienen algunas caractersticas de dos familias logicas F1 y F2. Estudiar las compatibilidades entre dichas familias, tanto desde el punto de vista de niveles de tensioon como de intensidades, e indicar si son compatibles: La F1 como excitadora y la F2 como carga La F2 como excitadora y la F1 como carga1 Tabla 3.3: Caractersticas de las familias
FAMILIA F1 F2 VOHmin 4.99V 2.4V VOLmax 0.001V 0.4V VIHmin 3.5V 2V VILmax 1.5 0.8V IOHmax -0.5mA -800 A IOLmax 0.4mA 16mA IIHmax 10pA 40A IOLmax -10pA -1.6mA
Nota: El signo - indica que la corriente es saliente
3. Caracterizacion y Tecnologas de Circuitos Integrados Digitales Solucion: Puertas F1 excitadoras y puerta F2 carga: F1 VOHmin = 4,99V VOLmax = 0,001V | IOHmax |=| 0,5mA | | IOLmax |=| 0,4mA | F2 VIHmin = 2V No son compatibles VILmax = 0,8V | IIHmax |=| 40A | | IILmax |=| 1,6mA |
37
Puertas F2 excitadoras y puerta F1 carga: F1 VOHmin = 2,4V VOLmax = 0,4V | IOHmax |=| 800A | | IOLmax |=| 16mA | F2 VIHmin = 3,5V No son compatibles VILmax = 1,5V | IIHmax |=| 10pA | | IILmax |=| 10pA |
3. Caracterizacion y Tecnologas de Circuitos Integrados Digitales EJERCICIOS PROPUESTOS
38
1. Indicar las condiciones que se deben cumplir para que dos familias logicas sean compa tibles, en todas las posibles formas de conectarse entre s. 2. La siguiente tabla muestra algunos de los valores correspondientes a los par metros caa ractersticos de dos familias logicas. (NOTA: los valores de corrientes de entrada se reeren a
corriente por cada entrada de una puerta)
Familia logica A B VOHM IN VIHM IN 2.5V 2.3V VOLM AX 0.7V VILM AX IOHM AX -20A IIHM AX IOLM AX IILM AX
-2ma
a) Completar la tabla para que la siguiente conexion sea posible, garantizando unos m rgenes a de ruido NML =NMH =0,12V.
b) Para ello especicar los valores que faltan de la siguiente forma: Indicar los valores extremos de tensiones y corrientes que sean necesarios para efectuar tal conexion (valores mnimos o m ximos segun considere en cada caso) a Si el par metro que falta es irrelevante para tal conexion, indquese con a 3. Dada la funcion de transferencia de la gura 3.2, indicar:
Figura 3.2: Funcion de transferencia

a) Tipo de puerta a la que corresponde (AND, OR, SEGUIDOR, NOT, etc.) la gura 3.2. b) Tensiones caractersticas de la entrada y la salida de la gura. c) Funcionar correctamente un sistema con 2 puertas de este tipo conectadas en serie? Justia car la respuesta.
39
4. Suponer que tenemos dos subfamilias TTL con las caractersticas indicadas en la tabla siguiente:
Subfamilia A B VOHM IN 2.4V 2.7V VIHM IN 0.4V 0.6V VOLM AX 2V 2V VILM AX 0.5V 0.9V IOHM AX -400A -2mA IIHM AX 16mA 20mA IOLM AX 40A 20A IILM AX -1.6mA -0.5ma
a) Indicar si dichas familias son compatibles cuando A excita a B y cuando B excita a A. b) Calcular el margen de ruido cuando A excita a B. 5. Utilizando las hojas de caractersticas del integrado 74LS00, determine: a) M rgenes de ruido. a b) Potencia est tica m xima disipada por una puerta NAND. Suponer que la puerta invierte a a 50 % del tiempo en estado alto y 50 % en estado bajo. c) Valor m ximo del producto potencia-retardo de puerta. a 6. Con los datos de la siguiente tabla que se adjunta (VDD = 5V ), calcule: a) Cu ntas entradas 74HC pueden ser excitadas por una salida 74LS? a b) Cu ntas entradas 74HCT pueden ser excitadas por una salida 74LS? a c) Cu ntas entradas 74LS pueden ser excitadas por una salida 74HC? a
Subfamilia LS HC HCT VIhmin 2.0V VILmax 0.8V 1.5V 0.8V VOHmin 2.7V 4.34V 4.34V VOlmax 0.5V 0.33V 0.33V IIHmax 20A 1A 1A IILmax -0.4mA -1A -1A IOHmax -0.4A -4.0mA -4.0mA IOLmax 8mA 4.0ma 4.0ma
3.5V
2.0V
7. Calcular el tiempo m ximo que puede necesitar este circuito desde que se produce un cambio en a una de sus entradas hasta que la salida se estabiliza, sabiendo que los tiempos de propagacion de las puertas son: NOT: 5ns, OR: 10ns, AND: 10ns y XOR: 15ns.
8. El circuito de la gura 3.3 est alimentado a +5V. Las entradas B, C y D est n siempre en H. Las a a salidas X, Y y Z est n al aire. En la entrada A hay una senal rectangular de frecuencia f y 50 % a de duty cycle. Con los datos de las puertas que se dan a continuacion, a partir de qu frecuen e cia el circuito implementado con puertas CMOS consume m s que el circuito implementado con a puertas TTL? CMOS: IDD = 20A; CI = 7pF ; CP D = 20pF TTL: ICCH = 1,6mA; ICCL = 4,4mA
40
Figura 3.3: Circuito implementado con puertas CMOS o TTL

9. Dados 2 circuitos TTL, conectados segun el esquema de la gura, indicar: a) Caracterstica que deben tener las puertas OR y XOR para que dicho conexionado sea v lido. a b) Suponiendo que la conexion es v lida, indicar qu funcion logica se obtiene a la salida, a e F=f(A, B, C, D)
Captulo 4
Circuitos Combinacionales
4.1. Disenar un codicador 16:4 con codicadores 8:3 Figura 4.1.
Figura 4.1: Codicador 8:3
Solucion
A partir del codicador representado en la Fig. 4.1 se pretende disenar un circuito que se comporte como un codicador 16:4 con las lneas activas por nivel alto. Si observamos el esquema Fig. 4.1 vemos que la lnea E0 es conectada a EI segun el si guiente razonamiento; si ninguna entrada entre D8 y D15 ha sido activada (las de mayor prioridad) E0 se pone a uno, y por tanto, al estar conectada a EI, se habilita el servicio a las ocho lneas de menor peso. Y sucedera lo contrario si alguna de las entradas de m s peso a se activara, la lnea correspondiente a E0 se pondra a 0 y con ella la EI , deshabilitando el codicador con las entradas de menos peso.
41
4. Circuitos Combinacionales
42
Figura 4.2: Codicador 16:4 4.2. Implementar un decodicador 3:8 con decodicadores 1:2 (1 entrada de control y dos salidas de datos).
Solucion
Figura 4.3: Decodicador 3:8
43
4.3. Se dispone de varios multiplexores 2 a 1 donde tambi n se especica la tabla de verdad: e Entrada I0 I0 X I1 X I1 S0 0 1 Salida W I0 I1
Figura 4.4: Multiplexor 2:1 (longitud de palabra 1 bit)
a) Implementar un multiplexor de dos datos de cuatro bit cada uno a partir de multiplexores 2 a 1. Entrada A A X B X B S0 0 1 Salida W A B
Figura 4.5: Multiplexor 2:1 (longitud de palabra 4 bits) b) Multiplexar cuatro entradas de dos bit cada una a partir de multiplexores 2 a 1. Entrada A A X X X B X B X X C X X C X D X X X D S0 0 0 1 1 0 1 0 1 S1 Salida W A B C D
Figura 4.6: Multiplexor 4:1 (longitud de palabra 2 bits)
Solucion
4. Circuitos Combinacionales a) Implementar un multiplexor de dos datos de cuatro bit cada uno.
44
Para multiplexar dos datos de cuatro bits se necesita utilizar cuatro multiplexores de 2 a 1 que proporcionan la cuatro salidas necesarias. La solucion de muestra en la Figura 4.7
Figura 4.7: Multiplexor 2:1 (longitud de palabra 4 bits) b) Multiplexar cuatro entradas de dos bit cada una . En este caso hay que implementar un doble multiplexor de dos entradas. La solucion de muestra en la Figura 4.8.
Figura 4.8: Multiplexor 4:1 (longitud de palabra 2 bits)
45
4.4. Disenar un circuito combinacional que, sobre palabras de 4 bits y segun las entradas de seleccion, realice las siguientes operaciones: Desplazamiento de una posicion a la derecha. Desplazamiento de una posicion a la izquierda. Transferencia de entrada a salida, sin transformacion. Complemento a uno o complemento logico Suponer los bits rotativos en los desplazamientos.
Se pide: a) El numero de entradas de seleccion necesarias. Justicarlo. b) Las ecuaciones logicas de las salidas. c) Considerar un bit gen rico de peso m. Realizar la parte del circuito correspondiente e a Sm utilizando puertas simples de cualquier numero de entradas. d) Realizar el circuito completo utilizando multiplexores con el menor numero de en tradas de control y puertas inversoras. Indicar la ecuacion del multiplexor.
Solucion
a) Numero de entradas Hay 4 operaciones Necesitamos 4 combinaciones = 2n n = 2 entradas de seleccion (C1 y C2 ).
4. Circuitos Combinacionales b) Tabla de verdad C1 0 0 1 1 C2 0 1 0 1 S3 E0 E2 E3 E0 S2 E3 E1 E2 E1 S1 E2 E0 E1 E2 S0 E1 E3 E0 E3 Desplazamiento a derecha Desplazamiento a izquierda Transferencia de informacion Complemento a 1
46
Las ecuaciones son: S3 = E0 C1 C2 + E2 C1 C2 + E3 C1 C2 + E3 C1 C2 S2 = E3 C1 C2 + E1 C1 C2 + E2 C1 C2 + E2 C1 C2 S1 = E2 C1 C2 + E0 C1 C2 + E1 C1 C2 + E1 C1 C2 S0 = E1 C1 C2 + E3 C1 C2 + E0 C1 C2 + E0 C1 C2
c) Circuito correspondiente a Sm Las ecuaciones anteriores se corresponden a:
d) Implementacion de los circuitos con multiplexores Para realizar cualquiera de las funciones, necesitamos un multiplexor de 2 entradas de control (que se corresponder n con C1 y C2 ) y 4 entradas de datos. a
47
z = I0 a0 a1 + I1 a1 a0 + I2 a1 a0 + I3 a1 a0
Para realizar las 4 funciones necesitamos 4 multiplexores con (a1 = C1 y a0 = C2 ). a1 0 0 1 1 a0 0 1 0 1 S3 = z I0 I1 I2 I3 = E0 = E2 = E3 = E3 S2 = z I0 I1 I2 I3 = E3 = E1 = E2 = E2 S1 = z I0 I1 I2 I3 = E2 = E0 = E1 = E1 S0 = z I0 I1 I2 I3 = E1 = E3 = E0 = E0
Figura 4.9: Implementacion del registro mediante multiplexores
4. Circuitos Combinacionales 4.5. Realizar a nivel de puertas un demultiplexor 1:2: a) Basado en puertas AND b) Basado en puertas NAND
48
Solucion a) Basado en puertas AND
b) Basado en puertas NAND
4.6. Realizar la sntesis de una funcion de 4 variables a, b, c y d que tome el valor 1 cuando el numero de variables que est n en estado 1 es superior al de las que se encuentran a en estado 0. Nunca puede haber m s de tres variables en estado 1 simult neamente. Para a a ello, obtener la tabla de verdad, las expresiones mnimas de t rminos canonicos, y a partir e de ah, implementar el circuito: a) Usando puertas NAND y NOR. b) Empleando el multiplexor 74LS151 y las puertas logicas que consideres necesarias. c) Empleando el decodicador 74LS154 y las puertas logicas que consideres necesarias.
Solucion
4. Circuitos Combinacionales a 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 b 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 c 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 d 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 F 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 0
49
f (a, b, c, d) = abcd + a + abd + abcd bcd c b f: 0 0 0 0 0 0 1 0 d

0 1 5
0 1 0 1
0 0 1 0
c a
10
11
15
14
13
12
a) Usando puertas NAND y NOR. a bcd)(abd)(abcd) c f (a, b, c, d) = (bcd)(a
b f (a, b, c, d) = a + + c + d + a + b + c + d + a + + c + d + a + + c + d b b
50
b) Empleando el multiplexor 74LS151 y las puertas logicas que consideres necesarias.
Figura 4.10: Solucion empleando el multiplexor 74LS151 c) Empleando el decodicador 74LS154 y las puertas logicas que consideres necesarias.
Figura 4.11: Solucion empleando el decodicador 74LS154
4.7. Analizar el circuito de la gura 4.12:
Solucion
z = (c + ed)a + (c + ed)b e e
51
Figura 4.12: Multiplexores 2x1
4.8. Utilizando un decodicador ((4 a 16)) como bloque, puertas NAND e inversores, disenar un circuito logico que tenga por entrada un numero binario, N de 4 bits y que gobierne a su salida una columna de 4 diodos LED (D1, D2, D3 y D4) de la forma siguiente: Valor de N 0N3 4N7 8N11 12N15 Diodos encendidos D1 D1,D2 D1,D2,D3 D1,D2,D3,D4
Solucion Siempre que est encendido un diodo, los de menor peso tambi n lo deben de estar. Para e e conseguir esto se llevan las salidas de mayor peso hacia las de menor peso para activar los diodos inferiores.
Figura 4.13: Circuito decodicador que activa diodos
52
4.9. La informacion que produce un dispositivo digital son palabras de 16 bits en paralelo que se pretende transformar en una unica salida serie para su posterior transmision. a) Si se dispone de multiplexores 74LS151 y de un circuito contador de 4 bits. Disenar el sistema que realiza la conversion. b) Si el contador est gobernado por una senal de frecuencia 1 MHz, qu separacion a e temporal habr entre los datos consecutivos de la linea serie que pertenezcan a la a misma entrada paralelo?
Solucion
a) Disenar el sistema que realiza la conversion. La entrada al sistema son datos de 16 bits en paralelo. Por ello se realiza una ampliacion del tamano del multiplexor utilizando dos multiplexores de 8 entradas de datos.
Figura 4.14: Circuito que transforma 16 bits en paralelo en una salida serie a b) Cu l sera la frecuencia de los datos consecutivos de la linea serie que pertenezcan a la misma entrada paralelo? Si la frecuencia de la senal de reloj del contador es de 1Mz, su periodo, por tanto, es de 1s. Se necesitan 16 periodos de esta senal para senalizar completamente el dato de entrada. Por ello la separacion entre 2 datos consecutivos debe ser de 16s.
53
4.10. Se dispone de un decodicador 3:8 (3 entradas y 8 salidas) con salidas activas a nivel alto, que posee adem s una entrada de habilitacion (G) activa a nivel alto. Adem s pueden a a utilizar puertas NOR de dos entradas. a) Obtener a partir de este decodicador un demultiplexor (una entrada y ocho salidas con tres lneas de seleccion) b) Si se desea que el demultiplexor disenado tenga una entrada de habilitacion (activa a nivel alto). Obt ngase, usando las puertas NOR necesarias. e c) Qu modicaciones realizara en el diseno realizado, tras los dos apartados antee riores, si el decodicador hubiese tenido salidas activas a nivel bajo?
Solucion
a) Obtener a partir de este decodicador un demultiplexor. Para obtener un demultiplexor a partir del decodicador, se utiliza la entrada de habilitacion como entrada de datos del demultiplexor.
b) Obtener una entrada de habilitacion en el demultiplexor disenado. Para introducir una entrada de habilitacion activa a nivel alto en el demultiplexor se debe introducir por la entrada de habilitacion del decodicador, teniendo ahora doble funcion de entrada de datos (entrada D) y de habilitacion del demultiplexor (entrada E), debiendo cumplir la siguiente tabla. D 0 0 1 1 E 0 1 0 1 G 0 0 0 1
G=E D =E +D
54
c) Qu modicaciones realizara en el diseno realizado, tras los dos apartados antee riores, si el decodicador hubiese tenido salidas activas a nivel bajo? Si la salida del decodicador es activa a nivel bajo, pero se desea que la salida del demultiplexor sea activa a nivel alto basta introducir la senal D por la entrada de enable invertida, es decir, introducir una puerta NOR conectada directamente a la senal D.
4.11. Implementar las siguientes funciones: a) f (a1, a0) = a1 + a1a0 b) f (c, b, a) = ab + ac + a c b bc c) f (c, b, a) = a + ac + ab b c d) f (z, y, x) = x + x + yz z a) Usando un multiplexor 4 a 1 (4 entradas con 2 lneas de seleccion y una salida) y los inversores necesarios. b) Empleando el decodicador 3:8 (3 entradas y 8 salidas) con salidas activas a nivel alto y las puertas que consideres oportunas.
Solucion
a) Usando un multiplexor (4 entradas con 2 lneas de seleccion y una salida) y los in versores necesarios. La solucion se muestra en la Fig. 4.15.
55
(a)
(b)
(c)
(d)
Figura 4.15: Implementacion de las funciones con multiplexores b) Empleando un decodicador 3:8 (3 entradas y 8 salidas) con salidas activas a nivel alto y las puertas que consideres oportunas. La solucion se muestra en la Fig. 4.16.
(a)
(b)
(c)
(d)
Figura 4.16: Implementacion de las funciones con decodicadores
4.12. Se pretende visualizar en los diplays la representacion en codigo octal de dos dgitos (unidades y octenas) correspondientes a un numero A(0..3) de 4 bits codicado en binario natural.
Solucion
Se trata de realizar un cambiador de codigo de binario natural de 4 bits a octal de dos ci fras. La tabla siguiente representa el numero de entrada en binario natural y las unidades y octenas del numero en octal de dos cifras. Analizando la tabla y utilizando dos displays y conversores de codigo con las conexiones oportunas se llegara a visualizar el la informacion obtenida.
4. Circuitos Combinacionales A3 A2 A1 A0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 OCTENAS 0000 0000 0000 0000 0000 0000 0000 0000 0001 0001 0001 0001 0001 0001 0001 0001 UNIDADES 0000 0001 0010 0011 0100 0101 0110 0111 0000 0001 0010 0011 0100 0101 0110 0111
56
4.13. Disenar un circuito que ante dos entradas de cuatro bits (X e Y) presente a su salida (Z) el menor de ambos. Para el diseno se emplear n comparadores de cuatro bits y multiplexo a res de dos canales de cuatro bits cada uno.
Solucion Para detectar el menor de dos numeros de cuatro bits se emplea un comparador de 4 bits. La salida > detecta que numero X es mayor y se utiliza para seleccionar mediante un multiplexor de dos entradas de longitud de palabra 4 bits. (Figura 4.17).
Figura 4.17: Circuito que selecciona el menor de dos numeros
57
4.14. Disenar un circuito que permita introducir dos numeros decimales A y B y visualizar en un display 7 segmentos el mayor de ellos. Si ambos resultaran iguales, no se visualizara nada.
Solucion Codicador de 10:4, codicar las entradas decimales a binario. Comparador de 4 bits, comparar A y B utilizando A > B y A = B. Elegir entre A y B segun el valor de A > B: Si A es mayor que B, A > B = 1, entonces S=A. Si A no es mayor que B, A > B = 0, entonces S=B. Cu druple multiplexor 2:1. a Visualizar en un display de 7 segmentos la senal elegida, solo si A=B no se represen tar nada, esto se logra conectando la lnea A=B a la entrada BI. a
Figura 4.18: Representa el mayor de dos numeros decimales
4.15. A partir de un comparador de 2 bits con la senal de habilitacion, y si es necesario de puertas logicas, como elementos de diseno. Disenar un comparador: a) De 3 bits b) De 5 bits
Solucion
58
Figura 4.19: Comparador de 3 bits a) De 3 bits b) De 5 bits
Figura 4.20: Comparador de 5 bits
4. Circuitos Combinacionales EJERCICIOS PROPUESTOS
59
1. Determinar la expresion de la funcion combinacional a la salida de estos 2 circuitos. De mostrar si ambos son equivalentes.
2. Dado el diagrama logico de la gura:
a) Determinar la expresion booleana correspondiente a cada una de las funciones de cuatro variables F y G. b) Construir un diagrama logico de dos niveles. Vericar si corresponde a la una im plementacion mnima y si no lo es construirla. c) Construir un diagrama logico mnimo que use exclusivamente puertas NAND de dos entradas. 3. Disenar un circuito combinacional cuya entrada sea un numero binario de tres bits N y su salida el numero binario Z (con el numero de bit que sea necesario) tal que: Si N > 3, entonces Z=N+1 y en caso contrario Z=N-1. Obtener un circuito mnimo y justicar que lo es. Dibujar su diagrama logico utilizando exclusivamente puertas NOR de dos entradas.
60
4. Disenar un circuito digital mnimo para construir el bloque conversor de codigo binario natural a codigo Gray y viceversa para palabras de tres bits que se especica como sigue: El sistema posee, adem s de las entradas de la palabra de codigo B, una entrada adicional a C tal que: Si C=0 la palabra de salida S muestra el codigo Gray correspondiente al codigo bi nario natural de la entrada B. Si C=1, la salida S muestra el codigo binario natural correspondiente al codigo Gray de la entrada B. 5. Construir un circuito logico en forma AND/OR, esto es, suma de productos, para con vertir un dgito BCD en un dgito BCD exceso a tres. 6. Para promocionar un nuevo producto farmac utico, una empresa de marketing propone e el diseno de un sistema digital que realice un test para aconsejar, al potencial cliente, la conveniencia o no del producto segun los par metros de edad, sexo, tipo de trabajo y a peso. El circuito de evaluacion del test consiste en un sistema combinacional que ha de realizarse siguiendo las siguientes especicaciones. El producto resulta recomendable para: Varones adultos con exceso de peso. Personas con trabajo sedentario y exceso de peso. Varones con trabajo activo y peso adecuado. Mujeres con trabajo sedentario. El producto no resulta recomendable para los ninos. El producto no es perjudicial en el resto de las situaciones. a) Especicar dicho sistema indicando cuales ser n sus variables binarias de entraa da/salida y su signicado. b) Construir una tabla de verdad que recoja las especicaciones del sistema propuesto. c) Obtener una expresion algebraica mnima para la funcion booleana que representa al sistema y dibujar el correspondiente diagrama logico. d) Interpretar el signicado de la expresion mnima resultante. 7. Se quiere disenar un sistema digital combinacional que transforme un numero binario expresado en formato signo magnitud en el correspondiente numero binario expresado en el convenio de complemento a dos. Si se sabe que el tamano del campo de magnitud de dicho numero es 3 bits:
61
a) Determinar el rango de valores enteros con los que puede ser usado dicho sistema, determinado por el numero de entradas y salidas necesarias. b) Obtener la tabla de verdad que describe el comportamiento del sistema. c) Obtener una expresion normalizada mnima para cada una de las funciones de sali da. Justicar por qu la expresion obtenida es mnima. e 8. Un examen de Circuitos Logicos consta de cinco preguntas numeradas del uno a cinco, P(1:5). Para calicar dicho examen el profesor quiere disponer de un pequeno sistema digital combinacional cuyo funcionamiento se especica de la siguiente manera: Para que el examen sea corregido en su totalidad ser necesario haber respondido a correctamente a la pregunta P1. En caso contrario ser calicado como Suspenso. a La calicacion nal (Suspenso, Aprobado, Notable, Sobresaliente, Matricula de Ho nor) se obtendr tras evaluar el resto de preguntas, P(2:5) segun el siguiente criterio: a Para obtener al menos la calicacion de Aprobado ser necesario haber respon a dido correctamente la pregunta P5 y al menos una de las tres restantes. O bien, haber respondido correctamente las preguntas P2, P3 y P4. Para obtener al menos la calicacion de Notable ser necesario haber respondi a do correctamente la pregunta P5 y al menos dos de las tres restantes. O bien, P5 y P2. Para obtener al menos la calicacion de Sobresaliente ser necesario haber res a pondido correctamente las preguntas P5 y P3, y al menos una de las dos restantes. Para obtener la calicacion de Matricula de Honor ser necesario haber respon a dido correctamente todas las preguntas. En el caso de no alcanzar al menos la calicacion de Aprobado, esta ser de a Suspenso. a) Especicar dicho sistema empleando un numero mnimo de variables binarias de entrada/ salida y describir su signicado. b) Realizar un diseno en dos niveles obtenido a partir de expresiones booleanas mni mas de las funciones de salida. Usar puertas logicas del tipo y numero de entradas que sea necesario. c) Realizar un diseno utilizando un multiplexor 8x1 con entrada de habilitacion activa a nivel bajo y un numero mnimo de puertas logicas. Justicar adecuadamente el correcto funcionamiento del sistema.
62
9. Construir un circuito logico minimizado para convertir un dgito BCD m s un bit de a signo, a un numero binario expresado en complemento a dos. 10. Disenar un circuito combinacional que tenga como entradas dos numeros binarios de dos bits A y B, y como salida un numero binario C; tal que: C = A. Si A contiene m s bits al valor logico uno que B. a C = B. Si B contiene m s bits al valor logico uno que A. a C = 0. Si A y B contienen igual numero de bits al valor logico uno. Especicar el mnimo numero de niveles de puertas logicas necesarios para su construc cion. 11. Dibujar el esquema logico de un multiplexor 4:1 para palabras de dos bits con una lnea comun de seleccion y una entrada de habilitacion. 12. Implementar con un decodicador adecuado y la logica externa necesaria las siguientes funciones booleanas: F 1 = (y z + xz) x F 2 = (xz + xy) y F 3 = (y z + xy) x Implementar las funciones anteriores con un multiplexor adecuado. 13. Obtener el comportamiento del circuito mostrado a continuacion.
14. Implementar la funcion F = M C + A C + A B M a) Con un unico decodicador y una unica puerta logica (ambos a su eleccion). b) Utilizando unicamente dos multiplexores de 4 entradas de datos. 15. A partir del an lisis del siguiente circuito comprobar el cronograma adjunto suponiendo a que las puertas no tienen retardo.
63
16. Implementar la funcion F (x, y, w, z) = multiplexor de la gura.
4 (0, 1, 4, 6, 7, 8, 9, 12)
utilizando unicamente el
17. Analizar el circuito de la gura y obtener la expresion mnima como producto de suma de la funcion F(A,B,C,D). Disenar un circuito que implemente la misma funcion utilizando unicamente puertas logicos NOR.
64
18. Implementar un decodicador binario de 4 a 16 lneas con entrada de habilitacion EN activa en bajo. Se dispone de decodicadores binarios de 3 a 8 lneas (74LS138). Dibuje el esquema del circuito disenado realizando las conexiones necesarias entre los decodica dores. No se puede utilizar puertas adicionales.
Figura 4.21: Smbolo 74LS138 19. Implementar la siguiente funcion booleana: F (a, b, c, d) =
4
(0, 3, 5, 6, 8, 9, 14, 15)
a) Con multiplexores 8x1 y la logica adecuada. b) Con decodicadores 3:8 y puertas OR. 20. Encontrar la solucion mnima de un circuito combinacional que tiene por entradas un numero codicado en BCD de 4 bits (x3,x2,x1,x0) y una senal de control (C). Si la senal de control toma el valor cero y el numero BCD es mayor o igual que 5 la salida vale uno y si es menor que 5 la salida vale cero. Si la senal de control toma el valor uno y el numero de entradas es menor o igual que 5 la salida vale uno y si es mayor que 5 la salida vale cero. 21. Disenar un codicador de prioridad de cuatro entradas, para el que la lnea D0 sea la m s a prioritaria y D3 la menos. Obtener un circuito de dos niveles. 22. Disenar, utilizando exclusivamente multiplexores, un circuito combinacional capaz de realizar el complemento a 2 de un numero de 3 bits o el complemento a 1 o dejarlo como est en funcion de un par de senales S1 y S0 de la forma siguiente: a
S0 0 0 1 1 S1 0 1 0 1 Funcion N Complemento a 2 de N Complemento a 1 de N Sin denir
65
23. El diagrama logico de la gura corresponde a una realizacion de la funcion booleana F(a,b,c,d,e). Obtener una expresion booleana mnima para F y justicar que lo es.
24. Bas ndonos en un comparador de cuatro bits en binario puro, disenar un nuevo compaa rador para numeros de 4 bits en complemento a 2. Para ello, adem s del comparador de a cuatro bits en binario puro indicado, se podr n utilizar otros modulos combinacionales a b sicos y/o puertas logicas. a 25. El circuito de la Fig. 4.22 ha sido propuesto por un alumno como respuesta al siguiente enunciado: Disenar un sistema digital para comparar las magnitudes de dos numeros binarios de dos bits A=A1A0 y B =B1B0. El circuito ha de poseer dos salidas Z e Y tales que: Z=1 e Y = 0 si A > B Z=0 e Y = 1 si B > A Z=Y=0 si A = B a) Justicar si la respuesta del alumno es o no correcta; y, en su caso, modicar el diseno propuesto para que sea correcto. b) Obtener una expresion mnima para Z en forma de producto de sumas. c) Realizar un diseno correcto de sistema utilizando el menor numero posible de deco dicadores 3:8 y puertas OR de dos y tres entradas. Justicar su funcionamiento. d) Realizar la funcion utilizando el menor numero posible de multiplexores 2x1.
Figura 4.22: Circuito logico propuesto
Captulo 5
Circuitos Combinacionales Aritm ticos e
5.1. Un restador binario completo es un circuito que realiza la resta de una pareja de bits (m y s) teniendo en cuenta la que se lleva (c ) de la pareja anterior de bits. En sus salidas se obtiene dicha resta o diferencia (d) y la que se lleva (c) de la pareja actual de bits. Se pretende disenar el restador binario completo para lo cual se pide: a) Obtener la tabla de verdad del restador binario completo. b) Escribir las expresiones simplicadas de d y c en forma de sumas de productos. c) Realizar la funcion d empleando solo puertas OR EXCLUSIVA de dos entradas. d) Realizar la funcion c empleando un multiplexor de 4 entradas de datos.
Solucion a) Tabla de verdad del restador binario completo. Si m=0, s=1 y c=1 se tiene: d = m (s + c ) = 0 (1 + 1) = 0 10 = 10 10 = 0 1 c=1
+=suma aritm tica e
66
5. Circuitos Combinacionales Aritm ticos e Tabla de verdad: m s c d c 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 1 1 1 0 0 0 1
67
b) Simplicacion por Karnaugh m c d c

0
m c
0
0 1
1 0
0 1
1 0 s
0 1
1 1
0 1
0 0
s
2
c = ms + mc + sc Tablero de ajedrez OR Exclusiva d = msc + ms c + m sc + msc c) Realizar la funcion d con puertas OR EXCLUSIVA d = msc +ms c +m sc +msc = (ms+ms) c +(m s+ms)c = (ms)c +(m s)c = m s c
d) Realizar la funcion c con un multiplexor de 4 entradas de datos Un multiplexor de 4 entradas de datos (I0 , I1 , I2 , I3 ) tiene 2 entradas de control (S0 y S1 ).
5. Circuitos Combinacionales Aritm ticos e La funcion del multiplexor: z = I0 S 1 S 0 + I1 S 1 S 0 + I2 S 1 S 0 + I3 S 0 S 1 La funcion que hay que realizar: c = ms + mc + sc
68
(5.1)
(5.2)
Tomamos como entradas de control las variables m y s, es decir, S0 = m y S1 = s. Desarrollamos la expresion (5.2) segun los productos canonicos de m y s.
c = ms + mc + sc = = ms + m(s + s)c + (m + m)sc = = ms + msc + m sc + msc + msc = = ms(1 + c + c ) + m sc + msc = ms + m sc + msc = = c m s + 0 ms + 1 ms + c ms
Comparando las expresiones (5.1) y (5.3) tenemos: I0 = c ; I1 = 1; I2 = 0; I3 = c
5.2. Disenar un convertidor de codigo que pase numeros codicados en BCD AIKEN al codi go BCD NATURAL. Utilizar para su implementacion solamente sumadores completos de cuatro bits.
Solucion
La tabla expresa la relacion entre el codigo BCD NATURAL y el codigo BCD AIKEN.
5. Circuitos Combinacionales Aritm ticos e
69
DECIMAL 0 1 2 3 4 5 6 7 8 9
B3 0 0 0 0 0 0 0 0 1 1
B2 0 0 0 0 1 1 1 1 0 0
B1 0 0 1 1 0 0 1 1 0 0
B0 0 1 0 1 0 1 0 1 0 1
A3 0 0 0 0 0 1 1 1 1 1
A2 0 0 0 0 1 0 1 1 1 1
A1 0 0 1 1 0 1 0 0 1 1
A0 0 1 0 1 0 1 0 1 0 1
De la tabla se deduce: De 0 a 4 Coinciden BCD Aiken con BCD natural De 5 a 9 BCD Aiken - BCD natural= 610 =01102 BCD natural=BCD Aiken + CA2(6) BCD natural=BCD Aiken + 1010 Ejemplo: 1011 (BCDAIKEN )+1010=0101(BCDN AT U RAL ) Conclusion: De 0 a 4 hay que sumar 0 al BCD Aiken para obtener BCD natural. De 5 a 9 hay que sumar 1010 al BCD Aiken par obtener BCD natural y despreciar el acarreo. Teniendo en cuenta que: De 0 a 4: A3 =0 De 5 a 9: A3 =1 Utilizando un sumador completo de 4 bits.
70
5.3. Partiendo de un comparador, un sumador, un multiplexor y las puertas que considere necesarias, realizar un circuito que haga la suma del numero X de un bit (x1 ) con el mayor de los dos numeros Y (y1 ) y Z (z1 ). Si los numeros Y y Z son iguales, el resultado ha de ser igual al numero X.
Solucion
Si Y = Z E=1 S=X Si Y > Z E=0 S=X+Y Si Y < Z E=0 S=X+Z
5.4. Disenar el circuito necesario (con puertas logicas) para obtener, a partir de las salidas G y P de circuitos 74391 o 74182, el ultimo acarreo de un proceso de suma (Cn+4 )
Solucion
En los circuitos 743381 y 47182 las salidas G y P tienen la siguiente expresion: G = G3 + G2P 3 + P 3P 2G1 + P 3P 2P 1G0 P = P 3P 2P 1P 0
5. Circuitos Combinacionales Aritm ticos e El siguiente acarreo, tras Cn+z sera; Cn+4 = G3 + G2P 3 + G1P 3P 2 + G0P 3P 2P 1 + P 3P 2P 1P 0Cn = G + P Cn = GP Cn La solucion se representa en la siguiente gura:
71
5.5. Empleando dos sumadores de 4 bits, con entrada y salida de acarreo serie, realizar las conexiones necesarias entre ellos para efectuar la suma (S) de dos numeros (A y B) de 7 bits codicados en complemento a dos. Para evitar el posible overow se ha decidido obtener el resultado de la suma de 8 bits. a) Suponer que A=1110101 y B= 0110110, ambos ya codicados en complemento a dos. Qu resultado se obtendr a la salida? e a b) Sin ninguna modicacion en el circuito, se introducen los numeros A y B codicados en complemento a uno por error (A=1110101 y B=0110110 ya en complemento a uno) Cu l ser en este caso el resultado a la salida? a a Solucion
Para obtener el resultado en 8 bits se amplia el bit de signo (a6 y b6). El acarreo producido por los 4 bits de menor peso (suma de uno de los sumadores) debe propagarse hasta la entrada del otro bloque sumador. (Figura 5.1)
Figura 5.1: Sumador de 8 bits
72
a) Suponer que A=1110101 y B= 0110110, ambos ya codicados en complemento a dos. Qu resultado se obtendr a la salida? e a El acarreo suma bit a bit con acarreo inicial nulo. Ampliando el signo se obtiene.
b) Sin ninguna modicacion en el circuito, se introducen los numeros A y B codicados en C-1 por error (A=1110101 y B=0110110 ya en complemento a uno) Cu l ser en a a este caso el resultado a la salida? El circuito suma bit a bit, y como los operandos son id nticos a los del apartado e anterior, el resultado binario tambi n ser el mismo. Por tanto, dicho resultado no e a es correcto ya que en complemento a 1 habra que llevar el acarreo nal a la entrada de acarreo inicial.
5.6. En la entrada se dispone de un dgito BCD, si el numero introducido es mayor o igual que 5 se le suma 3, en caso contrario se le suma 2. Disenar el circuitos logico.
Solucion
Figura 5.2: Circuito logico que realiza la suma de dos dgitos BCD
73
5.7. Sean A y B dos numeros binarios de 4 dgitos. Disenar el circuito aritm tico que gene e re la funcion F(A,B) = 2A + 3B. Debe utilizarse para ello el menor numero posible de componentes combinacionales est ndar del numero de bits que sea necesario a
Solucion
0a a 0

Figura 5.3: Circuito digital que realiza la funcion F(A,B) = 2A + 3B
Peso A: B: 2A: 2B:
4 3 2 1 0 a a a a b b b b a a a a 0 b b b b 0
43210 C1
43210 0 SUMADOR C0
S4 S3 S2 S1 S0
543210 C1 6
5 43210 C0 0
SUMADOR 5 4 3 2 1 0
S S S S S S
0b b
b ...b 0
5. Circuitos Combinacionales Aritm ticos e EJERCICIOS PROPUESTOS
74
1. Construir un convertidor de codigo BCD natural BCD exceso a 3 con sumadores pa ralelo de 4 bits. Convertir el circuito disenado en un conversor BCD exceso a 3 BCD natural. 2. Implementar un sumador completo usando: a) Un multiplexor 4x1 para la salida Ci+1 b) Un decodicador y una puerta OR para la salida Si 3. Usando sumadores y restadores, disena un circuito que permita comparar dos numeros naturales de 4 bits, y nos diga, mediante tres bits independientes, si A > B, A = B y A < B. 4. Sea un sumador/restador paralelo de 4 bits. Sus entradas A[3..0] y B[3..0] son numeros binarios sin signo, S[3..0] es su salida y C el bit de acarreo. Completar la siguiente tabla. S/R 0 1 0 1 1 A[3 . . . 0] 0111 1100 1000 0101 0000 B[3 . . . 0] 0110 1001 1001 1010 0001 C S[3 . . . 0]
5. Construir utilizando como bloques combinacionales modulos sumador/restador un cir cuito combinacional cuya entrada sean dos numeros binarios sin signo de cuatro bits y una senal de seleccion S/R y su salida sea un numero binario expresado en formato signo magnitud del tamano necesario para evitar el desbordamiento en la suma. 6. Disenar un sistema combinacional cuya entrada sea un numero decimal representado por medio de dos dgitos BCD y que indique a la salida si dicho numero es o no multiplo de tres. 7. Disenar un circuito sumador/restador de 16 bits con acarreo paralelo, con un terminal de control de seleccion de SUMA/RESTA, a partir de las ALUs 74381 y 74382, del cir cuito generador de acarreo 74192 y de las puertas que sean necesarias. Se supone que los numeros vienen representados segun el convenio Ca2. Se desea, adem s, que el sistema a posea una senal de salida que advierta de los posibles desbordamientos.
75
Suponganse que al sistema disenado se introducen dos numeros de 16 bits (A y B) siem pre positivos. Demu strese que, en este caso, al hacer la operacion A-B, si se observa el e acarreo nal, este indica si A es mayor o menor que B (toma valor 1 en el primer caso y 0 en el segundo)Qu valor toma dicho acarreo si A=B? e 8. Se desea realizar un sumador de dos numeros escritos en BCD con dos dgitos cada uno que llamaremos A y B para el primer numero (dgito m s signicativo es A y menos a signicativo es B), y C y D para el segundo numero (dgito m s signicativo es C y menos a signicativo D). El resultado debe obtenerse en tres dgitos BCD, E, F y G . El sumador se realizar conectando bloques de sumadores individuales de dos dgitos BCD con acarreo a de entrada y de salida. 9. Disenar un sistema combinacional para calcular a = 1/2 b |c|, si los operandos y el resultado tienen valores enteros en el rango [-31,31] y est n representados en el sistema a complemento a uno. Incluir una senal de overow. Utilizar los siguientes componentes: Un sumador de seis bits. Las puertas logicas que considere necesarias 10. Usando un unico sumador de 4 bits, disenar una ALU con salida out de 4 bits que, a partir de 2 entradas de control S1 y S0, realizar las siguientes operaciones sobre dos numeros A y B de 4 bits: a) S1=0, S0=0: Out=A+B b) S1=0, S0=1: Out=A-B c) S1=1, S0=0: Out=A d) S1=1, S0=1: Out=-A Para el diseno debes usar unicamente un sumador con propagacion de acarreo de 4 bits y las puertas logicas que consideres necesarias Anadir a la ALU disenada en el apartado anterior la logica necesaria para calcular los siguientes bits de condicion: O : Overow si los numeros de entrada son naturales. O: Overow si los numeros de entrada son enteros. N: Signo si los numeros de entrada son enteros. N=1 si el resultado de la operacion es negativo, y cero en caso contrario. Z: Z=1 si el valor de Out es 0, y vale 0 en caso contrario.
Captulo 6
Sistemas Secuenciales: Biestables
6.1. Una b scula SR construida a partir de puertas NAND se muestra en la Fig. 3d. Determinar a los niveles logicos en los puntos a, b, y c bajo las siguientes condiciones: a) S=0, R=0 y Q=0. b) Como en el apartado anterior, pero S cambia de 0 a 1. c) S=0, R=0 y Q=1. R cambia de 0 a 1.
Figura 6.1: B scula SR a
Solucion a) S=0, R =0 y Q =0. a=1, c=1 y b = aQ = 0 b) Como en el apartado anterior, pero S cambia de 0 a 1. a=0, c=1 y b = aQ = 1 76
6. Sistemas Secuenciales: Biestables c) S=0, R=0 y Q=1. R cambia de 0 a 1. a=1, c = 1 c = 0 y b = aQ = 1 1 = 0
77
6.2. Obtener las tablas de verdad de los siguientes circuitos e indicar su funcion. a) Biestable RS activado por anco de subida donde S=X y R = X. b) Biestable JK activo por anco de bajada de CLK. Dispone de entradas preset y clear asncronas activas a nivel alto y J=K=X. c) Biestable JK activo por anco de bajada con entradas asncronas de preset (activa a nivel alto) y clear (activa a nivel alto). d) Biestable D realimentado con la salida Q.
Solucion
a) Biestable RS activado por anco de subida donde S=X y R = X (Biestable D). CLK x L H Qt+1 L H Q t+1 H L
b) Biestable JK activo por anco de bajada de CLK. Dispone de entradas preset y clear asncronas activas a nivel alto y J=K=X. CLR L H H L L PR H L H L L CLK X X X x X X X L H Qt+1 Q t+1 H L L H No deseado L H H L
6. Sistemas Secuenciales: Biestables
78
c) Biestable JK activo por anco de subida con entradas asncronas de preset (activa a nivel alto) y clear (activa a nivel alto). CLR L H H L L PR H L H L L CLK X X X x X X X L H Qt+1 Q t+1 H L L H No deseado Qt Q t Q Qt t
d) Biestable D realimentado con la salida Q. Cada vez que llegue un anco de subida por la senal X la salida del biestable pasar a valer Qt+1 = Qt . a CLR L H H L PR H L H L x X X X Qt+1 Q t+1 H L L H No deseado Q Qt t
79
6.3. Dados los biestables de las guras completar el cronograma adjunto a partir de la evolucion de las entradas dadas, suponiendo que todos los elementos son ideales (todas las caractersticas temporales son nulas).
Solucion a)
CLK PR CLR J K Q
b)
CLK PR CLR Q
c)
CLK PR CLR D Q
6. Sistemas Secuenciales: Biestables d)

CLK PR CLR R S Q
80
6.4. En el circuito de la gura 6.2 donde los biestables D son Master-Slave considerando que inicialmente todos los biestables est n puestos a 1 (Q=1), y que tienen un tiempo no nulo, a se pide completar el cronograma respecto de la evolucion del reloj en los puntos A, B y C del circuito.
Figura 6.2: Circuito formado por dos biestables D
Solucion
CLK A B C
6.5. Se tienen dos biestables D, interconectados como se indica en la gura 6.3. Retardo de un biestable D=20ns
81
Figura 6.3: Circuito formado por dos biestables D con la misma senal de reloj Tiempo de establecimiento (tsepup ) = 5ns Retardo de una puerta = 10ns a) Suponiendo que los restardos son despreciables frente a la anchura de impulsos y que inicialmente Q1=Q2=0, dibujar las formas de onda que se tendr n en Q1 y Q2, a en respuesta a la senal de reloj indicada. b) Teniendo en cuenta los retardos y tiempos de establecimiento, calcular la m xima a frecuencia de la onda cuadrada que puede aplicarse a la entrada de reloj, sin que el funcionamiento del circuito sea incorrecto.
Solucion a) Las ecuaciones excitacion de los biestables D son: D1 = Q1Q2 + Q1Q2 = Q1 Q2 D2 = Q2 Se obtiene la siguiente tabla:
6. Sistemas Secuenciales: Biestables CLK

CLK Q1 Q2
82 D1 0 1 1 0 0 1 1 0 0 D2 1 0 1 0 1 0 1 0 1 Q1t+1 0 1 1 0 0 1 1 0 0 Q2t+1 1 0 1 0 1 0 1 0 1
b) La m xima frecuencia de la onda cuadrada que puede aplicarse a la entrada de rea loj, sin que el funcionamiento del circuito sea incorrecto, se calculara a partir de la excitacion de D1 es a trav s de 2 puertas: e Tmin = tpb + 2tpp + tsu = 45ns fmax = 1/Tmin = 1/45ns = 22,2M Hz
6.6. Determinar la evolucion de las salidas Q1 y Q2 para los siguientes circuitos (guras 6.4 y 6.5). Se supondr que ambos biestables son activos por anco y que todas las caracterstia cas temporales son nulas. Se parte de la situacion Q1=Q2=0. Solucion a) En ambos biestables se cumple que D = Q por lo que cada vez que se produce un anco de subida en su entrada de reloj estos cambian de estado. El biestable de la izquierda cambia con la senal de reloj y el de la derecha con los ancos de subida de la senal Q1. Por lo tanto se debe empezar por la senal Q1 y a partir de esta Q2.
83
Figura 6.4: Circuito A

CLK Q1 Q2
Figura 6.5: Circuito B b) En este caso, en el biestable de la izquierda se cumple que D = Q, y cambia en el anco de subida del CLK, en el de la derecha D=Q1, y cambia en cada anco de bajada de CLK.
CLK Q1 Q2
6.7. El circuito de la gura 6.6 consta de un biestable D y un biestable JK Master-Slave de caractersticas ideales. Para las senales de entrada especicadas completar el cronograma que se adjunta.
Solucion
84
Figura 6.6: Circuito a analizar compuesto por 2 biestables El primer biestable, tipo D, toma el dato que tiene en su entrada y lo carga en la salida S1, coincidiendo con cada anco de subida de la senal del reloj. En el segundo biestable JK, J=K=S1, conmutar n de estado si S1=1 y mantendr n el estado anterior si S1=0, siempre a a durante los ancos de bajada.
CLK PR CLR D Q1 Q2
6.8. El circuito de la gura 6.7 es un contador de codigo Johnson modicado, formado por 3 ip.plops J-K activos en le anco de subida de la senal CLK de caractersticas ideales. Si inicialmente se supone que Q0=Q1=Q2=0, completar el diagrama de tiempos de funcionamiento.
Figura 6.7: Contador codigo Johnson modicado
85
Solucion La solucion se muestra en la siguiente gura:

CLK Q0 Q1 Q2
6.9. Dado el circuito secuencial de la gura 6.8 que integra dos ip-ops tipo D de caractersticas ideales disparados por anco de subida con preset y clear, y suponiendo que inicialmente el circuito parte de un reset QA=QB=0, completar el siguiente cronograma.
Figura 6.8: Circuito secuencial formado por biestables D
Solucion La solucion se muestra el la siguiente gura:

CLK QA QB
6.10. Dado el circuito de la gura 6.9, construida a partir de biestables JK activados en el anco ascendente, suponiendo que sus caractersticas temporales son nulas, se pide:
86
Figura 6.9: Circuito secuencial a analizar compuesto de biestables T a) Representar el diagrama de tiempos Q0, Q1, Q2, Q3 y C. b) Indicar la funcion que realiza el circuito.
Solucion a) La evolucion temporal de las diferentes salidas es la indicada en la gura ??

CLK Q0 Q1 Q2 Q3 C
b) Indicar la funcion que realiza el circuito. Se trata de un contador de 4 bits con acarreo nal C.
6. Sistemas Secuenciales: Biestables EJERCICIOS PROPUESTOS
87
1. Completar el cronograma que correspondiente al circuito descrito a la gura. Inicialmente, suponer que la salida Q vale zero.
2. Convertir un ip-op D en un ip-op JK anadiendo la logica externa adecuada. 3. Convertir un ip-op D en un ip-op T anadiendo la logica externa adecuada. 4. Convertir un ip-op T en un ip-op JK anadiendo la logica externa adecuada. 5. Convertir un ip-op T en un ip-op D anadiendo la logica externa adecuada. 6. Un biestable JN tiene dos entradas, J y N. J se comporta de manera id ntica a la entrada J e de un biestable JK, N se comporta como la entrada K complementada de un biestable JK. a) Escribir su tabla caracterstica. b) Escribir su tabla de excitacion.
6. Sistemas Secuenciales: Biestables 7. Dado un hipot tico ip-op PK denido por la ecuacion de transicion siguiente: e Q = P K + qP + P K q Obtener: a) Su tabla de excitacion. b) Implementarlo utilizando un ip-op JK y la logica adecuada.
88
8. Analizar el siguiente circuito secuencial. Adem s del an lisis, completar el cronograma a a adjunto suponiendo que todos los elementos son ideales (en el sentido de que todas las caractersticas temporales son nulas).
9. Analizar el siguiente circuito y completar el cronograma adjunto (en el caso de que algunas senales internas no est n inicializadas en el cronograma, tomar el valor bajo como e valor inicial).
10. Completar las formas de onda para un elemento de memoria tipo D: a) Transparente b) Latch sensible al nivel alto c) Flip-op disparado por la transici.n de subida. Los biestables tendr n las siguientes caractersticas temporales, segun corresponda: a
6. Sistemas Secuenciales: Biestables tsetup = 1ns. thold = 2 ns. tw = 3 ns.
89
Captulo 7
Sistemas Secuenciales: Registros y Contadores
7.1. Un contador binario como el de la Fig. 7.1 est formado por Flip-ops y puertas logicas a cuyas caractersticas son: Tiempo de propagacion de las salidas desde el anco activo: 20 ns Tiempo de set-up: 5 ns Tiempo de hold: 5 ns. Puertas logicas: Tiempo de propagacion: 10 ns
Figura 7.1: Contador binario Funcionara este circuito correctamente con una senal de reloj de 1MHz? En caso de contestar armativamente a la pregunta, calcule cu l sera la frecuencia m xima de funa a cionamiento de este circuito.
Solucion 90
7. Sistemas Secuenciales: Registros y Contadores El circuito funcionara correctamente. Su frecuencia m xima de funcionamiento sera: a f max = 1 = 200M Hz Tsetup + Thold + 2 T ppuerta + tpbble
91
7.2. Indicar cu l es el modulo de los contadores siguientes realizados con el registro de desa plazamiento 74195 (Figura 7.2).
(a)
(b)
(c)
(d)
Figura 7.2: Contadores realizados con el registro de desplazamiento 74195
7. Sistemas Secuenciales: Registros y Contadores
92
Solucion: Una aplicacion de los registros de desplazamiento es la de realizar contadores cuyas sa lidas representan codigos distintos del binario. Un contador tiene modulo M cuando sus salidas presentan M combinaciones distintas. a) En este caso las entradas del registro toman los siguientes valores: CLR: Esta entrada est unida a un circuito RC que hace que al conectar el circuito a a la alimentacion se genere un 0 en el instante inicial y posteriormente se tendr un 1 a de forma permanente. Los valores de las distintas entradas son: J = QD S/L = 1 K = QC QD A=B=C=D=1 Por tanto cada anco de reloj produce un desplazamiento de los datos de salida (QA QB QC QD ). Teniendo en cuenta que la entrada J es activa a nivel alto y K a nivel bajo y que QA es funcion de J y K, los valores que toman las salidas QA , QB , QC y QD en funcion de la senal de reloj (CLK) es la que se indica en la siguiente tabla, resultando un contador de modulo 8. RELOJ Inicio ... J ... 1 1 1 1 0 0 0 0 1 ... /K ... 1 1 1 1 0 0 0 1 1 .. QA 0 1 1 1 1 0 0 0 0 1 ... QB 0 0 1 1 1 1 0 0 0 0 ... QC 0 0 0 1 1 1 1 0 0 0 ... QD 0 0 0 0 1 1 1 1 0 0 ... Funcion que se realiza Clear inicial (CLR=0) Set QA Reset QA Mantenimiento QA Set QA ...
7. Sistemas Secuenciales: Registros y Contadores b) En este caso las entradas del registro toman los siguientes valores:
93
CLR: Al igual que en el caso anterior el circuito RC hace que al conectar el circuito a la alimentacion se genere un 0 en el instante inicial y posteriormente se tendr un 1 a de forma permanente. En este caso se cumple: J = K = QC S/L = QD A = QC B=D=0 C = QC En funcion del valor de QD se producir desplazamientos o se almacenar el valor a a = QD ). Los valores que toman las salidas de la entradas (t ngase presente que S/L e QA , QB , QC y QD en funcion de la senal de reloj (CLK) es la que se indica en la siguiente tabla, resultando un contador de modulo 6. RELOJ Inicio ... J ... 1 1 1 0 0 0 0 1 ... /K ... 1 1 1 0 0 0 0 1 .. QA 0 1 1 1 0 0 0 1 1 ... QB 0 0 1 1 1 0 0 0 1 ... QC 0 0 0 1 1 1 0 0 0 ... QD 0 0 0 0 1 0 1 0 0 ... Funcion que se realiza Clear inicial (CLR=0) Set QA Reset QA Load Reset QA Load Set QA ...
c) En este caso las entradas del registro toman los siguientes valores: CLR: Idem apartados anteriores. J = QC K = QB QC S/L = 1 A=B=C=D=1
94
Por tanto, K teniendo en cuenta que S/L = 1, cada anco de reloj produce un desplazamiento de los datos de salida. Los valores que toman las salidas QA , QB , QC y QD en funcion de la senal de reloj (CLK) es la que se indica en la siguiente tabla, resultando un contador de modulo 6. RELOJ Inicio ... J ... 1 1 1 0 0 0 1 1 ... /K ... 1 1 1 0 0 1 1 1 .. QA 0 1 1 1 0 0 0 1 1 ... QB 0 0 1 1 1 0 0 0 1 ... QC 0 0 0 1 1 1 0 0 0 ... QD 0 0 0 0 1 1 1 0 0 ... Funcion que se realiza Clear inicial (CLR=0) Set QA Reset QA Mantenimiento QA Set QA ...
d) En este caso las entradas del registro toman los siguientes valores: CLR: Idem apartados anteriores. J = QD K = QD A=B=C=D=0 Al conectar la alimentacion se produce le borrado de las salidas del circuito, y a continuacion se desactiva la senal CLR. El modo desplazamiento est activado (ya a que S/L=H). El modo de desplazamiento depende del nivel de las senales J y K, las cuales est n conectadas a las salidas QD y a su complementaria respectivamente, a por lo que solamente se podr n dar dos combinaciones, HL o LH. La evolucion se a muestra en la siguiente tabla, siendo su modulo 15.

RELOJ
95 QD 0 0 0 0 1 0 0 0 0 1 1 0 1 1 1 0 Funcion que se realiza

Clear inicial (CLR=0) Inversion de QA
J 1 1 1 1 1 0 1 0 1 1 0 0 1 0 0 0
/K 0 0 0 0 0 1 0 1 0 0 1 1 0 1 1 1
QA 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0
QB 0 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0
QC 0 0 0 1 0 1 0 0 1 1 0 1 1 1 0 0
Inicio

Mantiene QA Inversion de QA Mantiene QA Inversion de QA
Mantiene QA
Inversion de QA Mantiene QA
7.3. Disenar un contador asncrono activo por ancos ascendentes cuya secuencia sea 0, 1, 2, 3, 4, 5, 0, . . . Completar el cronograma correspondiente sin tener en cuenta los tiempos de retardo.
Solucion:
Figura 7.3: Contador asncrono 0, 1, 2, 3, 4, 5, 0, . . . Se conectan cuatro J-K asncronamente para obtener un contador ascendente de modulo 8. Se decodica el primer estado no deseado, 110: Q2Q1Q0 y por ultimo se conecta la
96
salida de la NAND a los CLEAR de los J-K. Otra posible solucion m s optimizada, sera a utilizar una NAND de dos entradas, con Q2 y Q1 para decodicar el 6, puesto que la senal Q0 no sera estrictamente necesaria (Fig. 7.3). Se pretende que el contador cuente hasta el primer estado no deseado, 6 (110), en cuyo caso se fuerza el valor 0 en el contador. El contador llega a tomar este estado durante un breve instante tiempo hasta que es activado el CLEAR de los JK. A este comportamiento indeseado y transitorio se le llama glitch.
7.4. Realizar a partir de circuitos contadores 74HC163 un contador binario de 12 bits. a) Ampli ndolo de forma sncrona. a b) Ampli ndolo de forma asncrona. a
Nota: La ampliacion deber realizarse por medio de las senales de Reset y Load. a
Solucion: Como el CI 74163 es un contador de 4 bits, para conseguir un contador de 12 bits en los dos casos planteados se deben utilizar 3 modulos. a) Ampli ndolo de forma sncrona. a En este caso hay que unir las tres entradas de reloj (CLK) de cada uno de los circuitos integrados 74163, las entradas ENP y ENT del contador, cuyas salidas son los bits de menor peso del contador global, se deben poner a nivel alto, mientras que las de los otros circuitos deben ir unidas a la salida RCO (Ripple Carry Output) del contador que le precede en peso. Si se pretende tener una unica entrada de CLR y LOAD se deben unir las de los tres circuitos integrados. La solucion se muestra en la Fig. 7.4. b) Ampli ndolo de forma asncrona. a Para obtener un contador asncrono la senal de reloj (CLK) se aplica a la entrada CLK del modulo de menor peso y la salida RCO de este a la entrada CLK del siguiente y as sucesivamente. Solo hay que tener presente, para el correcto funcionamiento, que si la entrada CLK es activa en el anco de subida, la salida RCO debe ser activa a nivel bajo, en caso contrario hay que introducir un inversor en la union de ambos terminales. En la ampliacion asncrona no se utilizan los terminales de entrada ENP y ENT, por lo tanto hay que elevarlas al nivel logico en que se inhabilitan. Al igual que en el caso de ampliacion sncrona si se pretende tener una unica entrada de CLR y LOAD se deben unir las de los tres circuitos integrados. La solucion se muestra en la Fig. 7.6.
97
Figura 7.4: Ampliacion sncrona
Figura 7.5: Ampliacion asncrona
7.5. Disenar un contador un contador modulo (85)10 a partir del contador 7490.
Solucion:
El diseno de un contador modulo 85, se obtiene modicando el contador modulo 100, para lo cual se escribe el equivalente BCD del valor del modulo, en este caso 8510 =1000 0101BCD , y se detecta a trav s de una puerta AND, para eso se realimentan e las salidas que generan los unos del numero BCD obtenido, en este caso: QD de las de cenas, QC y QA de las unidades. La conexion con la puerta OR sirve para reiniciar el circuito al conectar la alimentacion.
98
Figura 7.6: Contador de modulo 85
7.6. A partir de un registro 74LS194 de desplazamiento se ha disenado un contador como el indicado en la siguiente gura. Completar la tabla de evolucion de los estados del conta dor tras los ocho primeros ciclos de reloj indicando en modulo del contador obtenido.
Figura 7.7: Registro 74LS194
Solucion:
99
El circuito de la gura partir del codigo cero debido a que al conectar la alimentacion la a red RC forzar el borrado de las salidas. A continuacion , dado que S1=H y S0=QA, las a unicas operaciones que pueden tener lugar son la de carga S1 S0 = H H) o la de desplaza miento a izquierda (S1 S0 =H L). En el caso de la carga dato que se almacena ser el 0, que a es el dato jado en las cuatro entradas (A=B=C=D=L) y en el desplazamiento a izquierda, se introduce el dato por el terminal SL, que en este caso es un nivel alto (H). ESTADO conexion alimentacion QA L L L L H L L L L QB L L L H H L L L H QC L L H H H L L H H QD L H H H H L H H H Funcion que se realiza Clear inicial (CLR=0) Desplazamiento a izquierda Desplazamiento a izquierda Desplazamiento a izquierda Desplazamiento a izquierda Carga Desplazamiento a izquierda Desplazamiento a izquierda Desplazamiento a izquierda
7.7. Utilizando el contador 74LS161, sabiendo que la senal de clear (CLR) es asncrona, y la de LOAD sncrona, se desea disenar un contador que siga la secuencia: 3,4,5, . . . , 11,12,3,4, ... Notas: Todos los codigos generados deben tener la misma duracion. Cuando se conecte la alimentacion, la cuenta se debe iniciar con el codigo 3.
Solucion:
Dado que la secuencia se debe iniciar con el codigo 3, al conectar la alimentacion se debe provocar la carga de dicho codigo, lo cual se conseguir con una red RC, lo cual se con a seguir con una red RC que mantenga activa la senal de LOAD inicialmente un tiempo a suciente para que se produzca un anco de subida de la senal de reloj. Por tanto, hay que disenar un circuito, en que la senal de carga, que genere un nivel bajo al conectar la
100
alimentacion y al detectar el codigo 12 en las salidas del contador. Las senales de habili tacion deber n estar conectadas a nivel alto para permitir la cuenta y la de borrado, CLR, a se llevar a este mismo nivel para que permanezca inactiva. La solucion se muestra en la a Fig. 7.8
Figura 7.8: Contador que sigue la secuencia: 3,4,5, . . . , 11,12,3,4, . . .
7. Sistemas Secuenciales: Registros y Contadores EJERCICIOS PROPUESTOS 1. Disenar un sistema obtener la siguiente secuencia: 1000 0100 0010 0001
101
Para ello se dispone de un registro de desplazamiento universal igual al 74194 y un biestable tipo D con entrada de clear asncrona a nivel bajo y la logica adicional que considere necesaria. El sistema se supone que inicialmente esta en 0000. Una vez que llega una senal asncrona de duracion inferior a un ciclo de reloj, en el primer anco de subida del ciclo de reloj se carga el valor 1000 en el registro. A partir del segundo anco de subida del reloj el circuito funciona como se pide. Si posteriormente se vuelve a actuar la senal asncrona, el circuito vuelve a hacer lo ya explicado. 2. A partir del siguiente circuito:
a) Dibujar el diagrama de tiempos de (Q2,Q1,Q0) y de Clear. b) Calcular el retardo m s largo desde el anco de disparo hasta que el contador ala canza un determinado estado. Especicar para que estado (estados) se produce ese caso. c) Si el contador fuera sncrono, cu l sera el retardo m s largo? a a 3. Disenar un contador sncrono utilizando biestables J-K que efectue las siguientes se cuencias de conteo: 0, 2, 3, 0, 2, 3, . . . cuando el valor de una variable auxiliar C = 1, y 3, 2, 0, 3, 2, 0, . . . cuando el valor de C = 0. 4. Disenar usando ip-ops D un contador sncrono que realice la siguiente secuencia bina ria. 0 > 1 > 2 > 4 > 6 > 0
7. Sistemas Secuenciales: Registros y Contadores 5. Disenar un contador sncrono modulo 12 utilizando puertas NOR y: a) Biestables T b) Biestables SR c) Biestables JK d) Biestables D
102
6. Determinar de forma razonada la secuencia de estados por los que pasa el contador 74LS169 de la gura 7.9. Suponga que el contador comienza en el estado 7 (0111). Determine la frecuencia m xima de trabajo del circuito. a DATOS: tSU (/LD) = 25ns tP max(/RCO) = 35ns tSU (U/D) = 30ns tpmax(Q) = 32ns tSU (DAT A) = 20ns tP max(IN V ) = 15ns
Figura 7.9: CI 74LS169
Figura 7.10: Cronograma del CI 74LS169.
7. Sistemas Secuenciales: Registros y Contadores 7. Disenar un contador sncrono de 3 bits que funcione de la forma siguiente: Dispone de 2 senales de control: ENABLE y MODE Si ENABLE=1 el contador funciona segun la senal MODE. Si ENABLE=0 el contador para la cuenta y se pone la salida a valor 0. Si MODE=0 es un contador segun: 1,3,7,6,4,1,.... Si MODE=1 es un contador segun: 1,4,6,7,3,1,.... 8. Se dispone del circuito de la gura:
103
a) Obtener la m xima frecuencia de funcionamiento de dicho circuito suponiendo los a siguientes valores de temporizacion. tpAN D = 1,5ns; tpN AN D = 1ns; tpXOR = 1,5ns; tpf f D = 1ns; tsetupf f D = 2ns b) Obtener justicadamente el m ximo tiempo de hold (tholdmax ) del biestable para un a correcto funcionamiento del circuito. c) Obtener justicadamente la probabilidad de que el circuito de la gura no funcione correctamente si utilizamos una frecuencia de reloj CLK de 125 MHz, suponiendo que las entradas A y B pueden cambiar aleatoriamente en el tiempo con una distribucion uniforme. Indique claramente los motivos de fallo sobre un cronograma. 9. Convertir el codigo binario, de longitud de palabra 4 bits, a su codigo Gray correspon diente, y disenar un contador utilizando biestables JK y puertas NAND para generar este codigo. 10. En el sistema que aparece a continuacion se ha utilizado un contador 74LS190 cuyo fun cionamiento se describe mediante los cronogramas que se adjuntan (gura 7.11). a) A partir de dicha informacion representar en un cronograma la secuencia que sigue la salida del sistema Q[3...0], junto con la evolucion de las senales TOGGLE y DIR.
104
b) Indicar razonadamente cu l es el modulo del contador implementado en el sistema, a no el del 74LS190.
Figura 7.11: Descripcion de funcionamiento del CI 74LS190
Captulo 8
Sistemas Secuenciales: Diseno
8.1. Disenar e implementar el automata de Mealy capaz de detectar tres o m s unos consecu a tivos en la lnea de entrada E.
Solucion:
Diagrama de transicion de estados:

0/0 1/0 q0 0/0 0/0 1/0 1/1
q1
q2
Se comenzara por el estado q0 , y por tanto todava no se ha recibido ninguna entrada. El primer bit recibido puede ser un 0 o un 1, avanza, regresa o se queda? Con un 0, se queda esperando. La salida es un cero. Con un 1 avanza. Se crea un nuevo estado, q1 , y la salida es 0. Estando en q1 la entrada puede ser 0 o 1, avanza, regresa o se queda? Con un 0, regresa a q0 . La salida es un cero. 105
8. Sistemas Secuenciales: Diseno Con un 1 avanza. Se crea un nuevo estado, q2 , y la salida es 0. Estando en q2 la entrada puede ser 0 o 1, avanza, regresa o se queda? Con un 0, regresa a q0 . La salida es un cero.
106
Con un 1 ocurren dos cosas. Por un lado ya se han recibido tres 1, hay que poner la salida a 1. Pero adem s hay qu decidir cu l es el nuevo estado. Como se permite el a e a solapamiento, el nuevo estado ha de ser el q2 , as si recibe otra entrada a 1, la salida se volver a poner a 1. No son necesarios otros tres 1, valen los dos ultimos 1 de la a anterior secuencia.
Tabla de transicion de estados y salidas: Q(t+1)/Z Entrada 0 1 q0 /0 q0 /0 q0 /0 q1 /0 q2 /0 q2 /1
Q(t) q0 q1 q2
Tabla de codicacion de estados: Q1 Q0 q0 q1 q2 x 00 01 10 11
Con esta asignacion tenemos: Q(t+1)/Z Entrada 0 1 00/0 00/0 00/0 XX 01/0 10/0 10/1 XX
Q(t) q0 q1 q2 q3
8. Sistemas Secuenciales: Diseno Tabla de excitacion de biestables: E 0 0 0 0 1 1 1 1 Q1(t) 0 0 1 1 0 0 1 1 E J1 0 X 0 X Q0

0 1 5
107
Q0(t) 0 1 0 1 0 1 0 1
Q1(t+1) 0 0 0 X 0 1 1 X
Q0(t+1) 0 0 0 X 1 0 0 X E
J1 0 0 X X 0 1 X X
K1 X X 1 X X X 0 X
J0 0 X 0 X 1 X 0 X
K0 X 1 X X X 1 X X
S0 0 0 0 X 0 0 1 X E
K1 1 X 0 X Q1
2
Q0
0
J0 X X X 0 Q1
2
Q0
0
X 1
X X
0 0
X X
X X
1 0
Q1
2
E K0 X X 1 X Q0
0 1 5
E S0 Q0
0
1 X
X X Q1
0 0
0 X
0 X
0 1
Q1
2
Tras simplicar por Karnaugh: J1 = E Q0 J0 = E Q1 S0 = E Q1 K1 = E0 K0 = 1
8. Sistemas Secuenciales: Diseno
108
Q0
Q1
Figura 8.1: Circuito detector de la secuencia 111 (M quina de Mealy) a
8.2. Se quiere disenar un automata de Moore que reciba datos en serie por una lnea de entra da y sea capaz de detectar secuencias de tres o m s unos consecutivos. a
Solucion
En este caso, de nuevo, el circuito dispone de una sola entrada, que llamaremos X0, y una salida, Z0. En cuanto a los estados, se puede pensar inicialmente en los siguientes: Estado q0 : no se ha recibido ningun 1 (estado inicial). Estado q1 : se ha recibido un primer 1. Estado q2 : se han recibido dos 1s consecutivos. Estado q3 : se han recibido tres o m s 1s consecutivos. a A partir de estos estados se puede deducir que: a) Si estando en el estado q0 la entrada es 1 se debe pasar al estado q1 , y si es 0 se debe permanecer en q0 . La salida estando en q0 debe ser 0. b) Estando en q1 (indicativo de que se ha recibido el primer 1) si se recibe un 1 se debe pasar al estado q2 (indicativo de que se ha recibido la secuencia 11). Si, por el
109
contrario, se recibe un 0 la secuencia se rompe, y hay que retornar al estado inicial q0 (es como si no se hubiera recibido ningun 1). La salida estando en q1 debe ser 0. c) Si en q2 se recibe un 1 se pasa al estado q3 (indicativo de haber recibido una secuencia 111). Si se recibe un 0, la secuencia se rompe, y hay que retornar al estado inicial q0 (es como si no se hubiera recibido ningun 1). La salida estando en q2 debe ser 0. d) Si estando en q3 (indicativo de que se ha recibido la secuencia 111) se recibe un 0 se debe retornar al estado q0 , y si la entrada es 1 se debe permanecer en q3 . La salida estando en q3 debe ser 1. El grafo correspondiente se muestra en la siguiente gura:
0 1 q0/0 0 0 0 1 1 q1/0
q3/1
q2/0
Como hay 4 estados se necesitan 2 ip-ops, y cada estado se codicar con una combia nacion de 2 bits. La asignacion de estados puede ser: q0 = 00, q1 = 01, q2 = 10, q3 = 11, y con esto se puede rescribir la tabla, a partir de la tabla de estados codicada. En este caso se van a utilizar ip-ops de tipo D, a cuyas salidas denominaremos Q1 y Q0 y a sus entradas D1 y D0, respectivamente. A continuacion debemos calcular la exci tacion que es necesario aplicar a cada una de estas entradas para obtener las transiciones buscadas y realizar su simplicacion.
8. Sistemas Secuenciales: Diseno Tabla de transicion de estados y salidas: Q(t+1)/Z Entrada 0 1 q0 q0 q0 q0 q1 q2 q3 q3
110
Q(t) q0 /0 q1 /0 q2 /0 q3 /1
Tabla de codicacion de estados: Q1Q0 q0 q1 q2 q3 00 01 10 11
Con esta asignacion tenemos: Q(t+1)/Z Entrada 0 1 00 00 00 00 01 10 11 11
Q(t) q0 /0 q1 /0 q2 /0 q3 /1
8. Sistemas Secuenciales: Diseno Tabla de excitacion de biestables X0 0 0 0 0 1 1 1 1 X0 D1 0 0 0 0 Q0

0 1 5
111
Q1(t) 0 0 1 1 0 0 1 1
Q0(t) 0 1 0 1 0 1 0 1
Q1(t+1) 0 0 0 0 0 1 1 1
Q0(t+1) 0 0 0 0 1 0 1 1
D1 0 0 0 0 0 1 1 1
D0 0 0 0 0 1 0 1 1
Z0 0 0 0 1 0 0 0 1 X0
X0 D0 Q0
0
Z0 0 1 1 1 Q1
2
Q0
0
1 1
0 1 Q1
0 0
0 0
0 0
0 1
0 1
0 0
Q1
2
Tras simplicar por Karnaugh: D1 = Q0 X0 + Q1 E
D0 = Q1 X0 + Q0 X0 A continuacion calculamos la funcion de salida. En este caso, al tratarse de un automata de Moore, la salida solo depende del estado interno. Z0 = Q0 Q1
Por ultimo, es necesario incluir el control de las entradas asncronas de los biestables para asegurar que el estado inicial sea q0 , es decir, que la salida de ambos biestables sea cero. El circuito completo se muestra en la Fig. 8.2.
112
Figura 8.2: Circuito detector de la secuencia 111 (M quina de Moore) a
8.3. Se quiere disenar un automata de Mealy que realice la suma de dos datos que llegan en serie por dos canales diferentes.
Solucion Primero se presentan los bits de menor peso de ambos sumandos, el sumador los suma y obtiene el bit de menor peso del resultado y toma nota del acarreo, sumando a continuacion los siguientes bits y el acarreo, y as sucesivamente. El resultado se va presentando a la salida en serie a medida que se va generando. Como paso previo a la elaboracion del grafo del automata, comenzaremos planteando la tabla de verdad del sumador de un bit con acarreo (Tabla 8.1). Acarreo anterior 0(q0 ) 0(q0 ) 0(q0 ) 0(q0 ) 1(q1 ) 1(q1 ) 1(q1 ) 1(q1 ) X1 0 0 1 1 0 0 1 1 X0 0 1 0 1 0 1 0 1 Acarreo generado 0(q0 ) 0(q0 ) 0(q0 ) 1(q1 ) 0(q0 ) 1(q1 ) 1(q1 ) 1(q1 ) Suma(Z0) 0 1 1 0 1 0 0 1
Tabla 8.1: Tabla de verdad del sumador
113
En ella hemos denominado X0 y X1 a los sumandos y S al resultado (suma). Para ver los estados que se necesitan solamente hay que darse cuenta de que las dos situaciones que se pueden presentar son que la suma se realice con y sin acarreo (si se genera acarreo hay que almacenarlo y sumarlo con los dos bits X0 y X1 siguientes). Por tanto, para recordar si ha habido acarreo o no, necesitamos 2 estados: si la suma no genera acarreo estamos en el estado q0 y si lo genera en el q1 . Segun la tabla 8.1, si estando en el estado q0 (acarreo anterior=0) los bits X0 y X1 toman valores X0 = 0 y X1 = 0, X0 = 0 y X1 = 1 o X0 = 1 y X1 = 0 la suma es 0, 1, 1, respectivamente y el acarreo generado es 0 en todos los casos, es decir, el estado siguiente es q0 . Sin embargo, si el dato es X0 = 1 y X1 = 1, la suma es S=0 y se produce acarreo, por tanto, el estado siguiente ser q1 . a Por otra parte, si en q1 (acarreo anterior=1) los datos de entrada son X0 = 0 y X1 = 1, X0 = 1 y X1 = 0 o X0 = 1 y X1 = 1 la suma es 0 (acarreo anterior (1) + 0 + 1 = 0), 0 (acarreo anterior (1) + 1 + 0 = 0), 1 (acarreo anterior (1) + 1 + 1 = 1), respectivamente, y en todos los casos el acarreo generado es 1, lo que hace que permanezca en el estado q1 . Por el contrario, si los datos son X0 = 0 y X1 = 0, la suma es 1 y el acarreo generado es 0, y se pasa al estado q0 . El estado inicial ser q0 , porque el primer acarreo es 0. a Esta descripcion se corresponde con el grafo siguiente:
00/0 01/1 q0 00/1 10/1 01/0 11/0 10/0
q1
11/1
Tabla de transicion de estados y salidas: Estado siguiente/salida Entradas 00 01 10 11 q0 /0 q0 /1 q0 /1 q1 /0 q0 /1 q1 /0 q1 /0 q1 /1
Estado Actual q0 q1
114
Tabla de codicacion de estados: Q0 q0 q1 0 1
Como hay 2 estados, ser suciente con 1 biestable. La asignacion de estados puede ser: a q0 = 0, q1 = 1. La tabla siguiente muestra Q0 como salida fsica del ip-op, las lneas de entrada del circuito son X0 y X1, y la salida fsica Z0. Estado siguiente/salida Entrada 00 01 10 11 0/0 0/1 0/1 1/0 0/1 1/0 1/0 1/1
Estado Actual q0 q1 Tabla de excitacion de biestables: X0 0 0 0 0 1 1 1 1 X1 0 0 1 1 0 0 1 1 Q0(t) 0 1 0 1 0 1 0 1
Q0(t+1) 0 0 1 0 0 1 1 1
J0 0 X 0 X 0 X 1 X
K0 X 1 X 0 X 0 X 0
Z0 0 1 1 0 1 0 0 1
Los mapas de Karnaugh quedaran: X0 J0 0 0 X X Q0

0 1 5
X0 K0 Q0
0
X0 Z0 Q0
0
X X
0 1 X1
X X
1 0
0 0
X X X1
0 1
1 0
0 1
1 0
X1
115
A continuacion calculamos la funcion logica de la salida del circuito, Z(t), a partir de la informacion de la tabla 3, utilizando el mapa de Karnaugh.
Z0 = X0 X1 Q0 + X0 X1 Q0 + X0 X1 Q0 + X0 X1 Q0 = X0 X1 Q0 Ya tenemos toda la informacion necesaria para implementar el circuito, que se muestra en la Fig. 8.3.
Figura 8.3: Implementacion del automata (sumador serie)
8.4. Un coche gobernado por control remoto est dotado de dos motores, y dispone a su vez a de dos mandos A y B. Si se presiona el mando A se acciona el motor delantero y el coche se mueve hacia delante, aunque se deje de presionar dicho mando. Al presionar una vez el mando B el coche se para. Si se presionan los dos mandos a la vez, A y B, el coche se mover hacia atr s, a a aunque se hayan dejado de presionar los botones. Habr que disenar una m quina de Moore, que realice las secuencias disenadas. Para ello a a se pide: a) Diagrama de estados del circuito, indicando el signicado de cada uno. b) Disenar y dibujar el circuito como m quina de Moore con biestables J-K con anco a activo en bajada y la logica que se estime necesaria.
Solucion
8. Sistemas Secuenciales: Diseno a) Diagrama de estados ENTRADAS: A B SALIDAS: D (Motor Delantero) T (Motor Trasero) Estados posibles: Q0: parada D=T=0 Q1: hacia delante D=1; T=0 Q2: hacia atr s D=0; T=1 a
116
11
0X 10 q0/00 01
11 11 q1/00 10 01
X0 q2/00
Tabla de transicion de estados y salidas: Estado Siguiente Entradas: A B 00 01 10 11 q0 q1 q2 q0 q0 q0 q1 q1 q1 q2 q2 q2
Estado Actual/DT q0 /00 q1 /10 q2 /01 Tabla de codicacion de estados:
8. Sistemas Secuenciales: Diseno Q1Q0 q0 q1 q2 X Con esta asignacion tenemos: 00 q0 /00 q1 /10 q2 /01 q3 /xx Tabla de excitacion de biestables: A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1(t) 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0(t) 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Q1(t+1) 0 0 1 X 0 0 0 X 0 0 0 X 1 1 1 X Q0(t+1) 0 1 0 X 0 0 0 X 1 1 1 X 0 0 0 X J1 0 0 0 X 0 0 X X 0 0 X X 1 1 X X K1 X X X X X X 1 X X X 1 X X X 0 X J0 0 X 0 X 0 X 0 X 1 X 1 X 0 X 0 X K0 X 0 X X X 1 X X X 0 X X X 1 X X 00 01 10 xx 01 00 00 00 xx 10 01 01 01 xx 11 10 10 10 xx 00 01 10 11
117
8. Sistemas Secuenciales: Diseno Los mapas de Karnaugh quedaran: B J1 : 0 X X 0 0 X X 0 Q0

0 1 5
118
B K1 : Q0
0
0 X X 1
0 X X A 1 K0 : Q1
X 0 1 X
X X X X
X X X X
X 1 0 X
Q1 A
10
11
15
14
10
11
15
14
13
12
13
12
B J0 : 0 0 1 1 X X X X Q0
0 1 5
B Q0
0
X X X X
0 0 0 A 0 Q1
X X X X
0 X X 0
1 X X 1
X X X X
Q1 A
10
11
15
14
10
11
15
14
13
12
13
12
Tras simplicar por Karnaugh: J1 = A B J0 = A B K1 = AB + AB = A B K0 = B
Las salidas solo dependen del estado actual (m quina de Moore): D=Q0 y T=Q1 a
Figura 8.4: Circuito logico implementado con biestables J-K
119
8.5. Disenar e implementar el automata de Mealy capaz de generar el bit de paridad par desde los unos para un mensaje de tres bits recibido por E. El mensaje se recibe en serie bit a bit, cada tres bits de salida deber tomar el valor correspondiente al criterio enunciado, a durante los dos primeros bits, arbitrariamente, la salida valdr cero. a Como ser el automata de Moore correspondiente? a
Solucion
Debido a que se trata de un generador de paridad serie, el bit generado ha de cumplir el criterio de transmision. Por ejemplo, para tres bits un criterio de paridad par, es que el numero total de unos ha de ser par. Si lo recibido fuera 001, el bit de paridad habra de ser 1. El bit de paridad no se sabe hasta recibir el tercer bit, mientras tanto, arbitrariamente, se asigna un 0 a la salida. El planteamiento del diagrama de transicion de estados consiste en abrir caminos para cada bit recibido. Por ejemplo, si el automata est en q4 es que ha recibido 10 por la a entrada. Si estando en q4 se recibe un 1 por la entrada, lo recibido ser 101, y por tanto la a salida ser 0. Adem s el nuevo estado ser q0 , para desde el empezar a recibir los tres bits a a a del siguiente paquete de informacion. Si estando en q4 , se hubiera recibido un 0, entonces la salida hubiera sido un 1. El nuevo estado seguira siendo q0 . Este mismo procedimiento se realizara para el resto de estados. Tabla de transicion de estados y salidas: q(t+1)/salida Entradas 0 1 q2 /0 q4 /0 q3 /0 q0 /0 q0 /1 q1 /0 q3 /0 q4 /0 q0 /1 q0 /0
q(t) q0 q1 q2 q3 q4
120
q0
1/0
0/0
0/0 1/1
q1 0/0 1/0 0/0
q2 1/0 1/0
0/1
q3
q4
Tabla de codicacion de estados: Q2 q0 q1 q2 q3 q4 X X X 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1
Con esta asignacion tenemos: 0 q0 q1 q2 q3 q4 X X X 010/0 100/0 011/0 000/0 000/1 XXX XXX XXX 1 001/0 011/0 100/0 000/1 000/0 XXX XXX XXX
8. Sistemas Secuenciales: Diseno Tabla de excitacion de biestables:

E Q2(t) Q1(t) Q0(t) Q2(t+1) Q1(t+1) Q0(t+1) J2 K2 J1 K1 J0 K0
121
S0
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 1 0 0 0 X X X 0 0 1 0 0 X X X
1 0 1 0 0 X X X 0 1 0 0 0 X X X
0 0 1 0 0 X X X 1 1 0 0 0 X X X
0 1 0 0 X X X X 0 0 1 0 X X X X
X X X X 1 X X X X X X X 1 X X X
1 0 X X 0 X X X 0 1 X X 0 X X X
X X 0 1 X X X X X X 1 1 X X X X
0 X 1 X 0 X X X 1 X 0 X 0 X X X
X 1 X 1 X X X X X 0 X 1 X X X X
0 0 0 0 1 X X X 0 0 0 1 0 X X X
Los mapas de Karnaugh quedaran: Q2 J2 : 0 0 1 0 1 0 0 0 Q0

0 1 5
Q2 K2 : Q0
0
X X X X
X X X E X Q1
X X X X
X X X X
X X X X
1 X X 1
Q1 E
10
11
15
14
10
11
15
14
13
12
13
12
8. Sistemas Secuenciales: Diseno Q2 J1 : 1 X X 0 0 X X 1 Q0

0 1 5
122 Q2 K1 : Q0
0
X X X X
0 X X E 0 K0 : Q1
X 0 1 X
X 1 1 X
X X X X
X X X X
Q1 E
10
11
15
14
10
11
15
14
13
12
13
12
Q2 J0 : 0 1 0 1 X X X X Q0
0 1 5
Q2 Q0
0
X X X X
0 X X E 0 Q1
X X X X
1 1 1 0
X X X X
X X X X
Q1 E
10
11
15
14
10
11
15
14
13
12
13
12
Q2 S0 : 0 0 0 0 0 0 1 0 Q0
0 1 5
X X X X
1 X X 0
Q1 E
10
11
15
14
13
12
Tras simplicar por Karnaugh:
J2 = E Q1 Q0 + E Q1 Q0 J1 = E Q2 Q0 + E Q0 J0 = E Q2 Q1 + E Q1 S0 = E Q1 Q0 + E Q2
K2 = 1 K1 = Q0 + E K0 = E + Q1
El circuito completo se muestra en la Fig. 8.5.
123
Figura 8.5: Automata de Mealy. Generador de paridad par
8. Sistemas Secuenciales: Diseno Automata de Moore
124
El automata de Moore tendr 7 estados. En Mealy las salidas van asociadas a la transicion, a de donde va al nuevo estado q0 , mientras que Moore tiene que crear un nuevo estado q5 para asignar la salida, y luego ir al destino. Mealy lo hace en una vez, y Moore en dos. Mealy necesita dos ancos y que est presente la nueva entrada. En este mismo instante, e sin llegar un nuevo anco, el automata puede decir cu l ser la salida. Mealy se adelanta a a al anco para obtener la salida. Moore necesita tres ancos. Aunque llegue el tercer bit, este no ser procesado hasta el a siguiente anco; es m s lento y ordenado; primero llega el bit y despu s da la salida. a e
8. Sistemas Secuenciales: Diseno EJERCICIOS PROPUESTOS 1. Obtener las tablas de estado correspondientes a los siguientes diagramas:
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2. Obtener los diagramas de estado correspondientes a las siguientes tablas de estado:
3. Disenar un contador sncrono basado en biestables J-K y con una entrada de control (Z) que realice las siguientes secuencias a su salida: Z = 0 (0, 1, 2, 0, 1, 2, . . .)
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Z = 1 (1, 2, 3, 1, 2, 3, . . .) En el diseno debe aparecer el diagrama de estados, tabla de transicion, simplicacion de funciones y esquema nal del contador. NOTA: las transiciones no contempladas en el
diagrama de estados pueden establecerse de manera que favorezcan al m ximo la simplicacion a de las funciones por el m todo de Karnaugh. e 4. Disenar un contador sncrono basado en biestables D, activos mediante anco ascendente, que realice la siguiente secuencia a su salida: (0, 2, 4, 6, 0, 2, . . .) En el diseno debe aparecer el diagrama de estados, la tabla de transicion, la simplicacion de funciones y esquema logico del contador. NOTA: las transiciones desde los estados impares ponen el contador a cero. 5. Un circuito secuencial posee dos ip-ops tipo D, A y B disparados por anco de bajada; dos entradas X e Y, y una salida Z. Su funcionamiento est especicado por las siguientes ecuaciones: a A(t + 1) = XY + X A(t) B(t + 1) = X B(t) + x A(t) Z =B a) Dibujar el diagrama logico del circuito. b) Construir su tabla de estados. c) Construir un diagrama de estados. 6. Disenar un circuito secuencial con ip-ops JK, con dos entradas E y X. Si E=0 el circuito per manece en el mismo estado independientemente del valor de X. Cuando E=1 y X=1 el circuito transita segun la secuencia 00 > 01 > 10 > 11 > 00 y repite. Cuando E=1 y X=0 el circuito realiza la secuencia 00 > 11 > 10 > 01 > 00 y repite. 7. Disenar un sistema secuencial sncrono con una entrada X, que detecte la secuencia de entrada de tres bits 101, activando un pulso coincidiendo con la llegada del tercer bit de la secuencia correcta. Si la secuencia no es correcta para alguno de los dgitos se ignoran los dgitos sucesivos hasta completar una secuencia de tres bits antes de comprobar una nueva. 8. Un circuito secuencial posee un biestable D disparado por anco de subida, dos entradas X e Y y una salida S, conectados segun el siguiente diagrama logico: a) Escribir las ecuaciones algebraicas que describen el comportamiento del sistema. b) Encontrar su tabla de estados. c) Construir un diagrama de estados que represente el comportamiento del circuito.
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9. Un circuito secuencial tiene tres ip-ops A, B y C, una entrada X y una salida Y. Su comportamiento puede describirse mediante el diagrama de estados siguiente. Construir un diseno usando: a) Flip-ops tipo T. b) Flip-ops tipo JK. Tratar los estados no usados como indiferencia en la tabla de estados y una vez disenados los circuitos comprobar que el comportamiento de los estados no usados para vericar que no llevan a situaciones anomalas en caso de que por causa aleatoria el sistema llegue a los mismos. Usar la asignacion de estados: a=001, b=100, c=011, d=010, e=000. 10. Dado el circuito secuencial de la gura: a) Obtener un diagrama de transicion de estados que recoja el comportamiento del circuito. b) Construir, a partir de el y la logica adecuada, un sistema secuencial sncrono que genere a su salida la secuencia A > B > C > D > E > F > G > H > A, cuyos codigos se muestran en la tabla adjunta. 11. Dado el circuito de la gura:
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a) Analizar el sistema y obtener las expresion booleana de las funciones de salida y de excita cion de los ip-ops. b) Obtener su tabla de transicion de estados. c) Obtener un diagrama de transicion de estados y explicar el comportamiento del circuito. d) Disenar de nuevo el circuito usando ip-op tipo JK. 12. Disenar un sistema digital sncrono, que siga el modelo de Moore, que controle el funcionamiento de un sem foro situado en una travesa para regular la velocidad de los vehculos que llegan a la a misma. El funcionamiento del mismo se especica de la siguiente manera: Si la velocidad de los vehculos que se acercan es inferior a los 40Km/h., el sem foro est en a a ambar intermitente. Si la velocidad de los vehculos es igual o excede los 40Km/h, el sem foro pasa a ambar no a intermitente. Si la velocidad de los vehculos excede los 50Km/h, el sem foro pasa a rojo. a Una vez que el sem foro est en rojo permanece as hasta que la velocidad de los vehculos a a baja por debajo de los 20Km/h.
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Para detectar la velocidad de los vehculos que llegan se dispone de un sistema radar que propor ciona 4 senales digitales que se activan indicando lo siguiente: A0: Velocidad mayor o igual a 20Km/h. A1: Velocidad mayor o igual a 30Km/h. A2: Velocidad mayor o igual a 40Km/h. A3: Velocidad mayor o igual a 50Km/h. 13. Resolver el problema anterior empleando un sistema digital sncrono que siga el modelo de Mealy. 14. Disenar un circuito con dos entradas, X e Y, que de salida Z=1 cuando en los cuatro ultimos ciclos de reloj, las entradas hayan sido 11, 01, 01, 11. El circuito debe ser implementado mediante un esquema de Mealy y utilizando biestables tipo D.

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Problemas Resueltos de Circuitos Logicos

Raquel Cervig n Abad o

Cuenca, marzo 2010

Sistemas de Numeracion y Codigos

1.2. Convertir a base binaria los siguientes numeros: a) (10,375)10 b) (2506)16 1

1. Sistemas de Numeracion y Codigos c) (F 10A0)16 d) (7512)8 e) (2506)8

1. Sistemas de Numeracion y Codigos

Solucion 00000010 (2)10 Su complementado sera (2)10

Solucion (554)10 0000001000101010

+7 C-1 C-2 0111 0111

-39 1011000 1011001

1. Sistemas de Numeracion y Codigos

En complemento a uno se suma el acarreo nal al resultado.

1. Sistemas de Numeracion y Codigos d) [2n1 , 2n1 + 1]

Solucion El rango de representacion en complemento a dos de numeros binarios es de n1 , 2n1 1]. [2

Binario Natural 10010 BCD Natural 00011000

Binario Gray 11011

BCD Aiken 00011110

BCD XS3 01001011

1. Sistemas de Numeracion y Codigos EJERCICIOS PROPUESTOS

1. Sistemas de Numeracion y Codigos e) 37 f ) -37

f (a, b, c) = ab + ac + a = bc = a(b + c) + a = bc = a + c + a = b bc = a(1 + + c = bc) b = a + c b 9

b) f (a, b, c) = (b + ac + ab + abc + a c + ac + c) c b b)(a

f (a, b, c) = (b + ac + ab + abc + a c + ac + c) = c b b)(a = (b + ab + a b)((a + a) + c) = c = (b(1 + a) + a c + c) = b)( = (b + a b)

bd f (a, b, c, d) = a + bc + a + + bd = = a + a + + bd = bc bd = a(1 + + ( + b)d = bc) b = a + d = ad

f (a, b) = a(b + a = b) = a( + b)(b + = a( + b) = a b) a = aa + ab = a(1 + b) = a

Solucion a) f (a, b, c, d) = (0, 3, 7, 9, 12, 15)

(0, 3, 7, 9, 12, 15) (1, 2, 4, 5, 6, 8, 10, 11, 13, 14)

f (a, b, c, d) = m1 + m2 + m4 + m5 + m6 + m8 + m10 + m11 + m13 + m14 = = m1 m2 m4 m5 m6 m8 m10 m11 m13 m14 = = M 14 M 13 M 11 M 10 M 9 M 7 M 5 M 4 M 2 M 1

(0, 1, 3, 4, 6, 8) (2, 5, 7, 9, 10, 11, 12, 13, 14, 15)

f (a, b, c) = M 5 f (a, b, c) = M 0 M 1 M 2 M 3 M 4 M 6 M 7 f (a, b, c) = M 0 M 1 M 2 M 3 M 4 M 6 M 7 = = M0 + M1 + M2 + M3 + M4 + M6 + M7 = = m7 + m6 + m5 + m4 + m3 + m1 + m0

2. Algebra de Boole b) f (a, b, c) = a + b(b + c)

f (a, b, c) = a + b(b + c) = ab)(b = ( + c) = = a + a = bb bc bc = a = a + b + c = M 6 f (a, b, c) = M 0 M 1 M 2 M 3 M 4 M 5 M 7 f (a, b, c) = m7 + m6 + m5 + m4 + m3 + m2 + m0

Solucion a) f (a, b, c) = (a + a + b + c) + b)( bc

f (a, b, c) = (a + a + b + c) + = b)( bc = (a + ab + a + a + b + c) + = a c b b b bc = ab + a + a + c + = c b b bc = ab + abc + ac + ab + ac + a + ac + ac + a + a = c b c b bc b b bc bc =

f (a, b) = a + a = b b = a a = = a( + b) = a a + a b = a b = m3 a f (a, b) = m0 + m1 + m2 f (a, b) = m0 + m1 + m2 = m0 m1 m2 = M 3 M 2 M 1

2.5. Dadas f1 (a, b) =

Calcular G(a, b, c, d) = f1 (a, b)

(1, 2, 4, 7, 8, 11, 13, 14)

2.6. Analizar los siguientes circuitos y obtener su funcion logica.

Solucion a) F (a, b, c) = (x + y + z)(y + z) z

Para 3 bits b, c y d el generador de paridad quedara:

f (b, c, d) = cd + d + bd + bcd = b bc c = cd + cd) + b(d + cd) = b( c = d) + b(c d) = b (c d) b(c

Para 4 bits a, b, c y d: P ara P ara a = 0 f (b, c, d) a = 1 f (b, c, d)

f (b, d, d) = g f (a, b, c, d) = ag + a = a g = a (b (c d)) g

Solucion a) Dos o m s de las entradas est n en alta a la vez. a e a 0 1 2 3 4 5 6 7 a f1 0 0 0 1 c

f (a, b, c, d) = acd + a d + a + abd + abcd + a + abd b bc bcd c bcd c

f (a, b, c, d) = ad + bd + a + = c bc bcd = ad bd a = c bc bcd

Solucion a) f1 (d, c, b, a) = f1 1 1 0 0 0 1 1 0 (0, 2, 3, 6, 7, 11, 13, 15) c a

(1, 2, 5, 9, 12, 13) c

f3 (d, c, b, a) = ( + a)(d + c + d + c + b + a) b b)( f3 (d, c, b, a) = + a + d + c + + d + c + b + a b b

2. Algebra de Boole EJERCICIOS PROPUESTOS

(4, 7, 13, 14) +

(0, 3, 6, 10, 11, 15)

2. Algebra de Boole 14. Dada la funcion booelana. F (x, y, z, t) =

Caracterizacion y Tecnologas de Circuitos Integrados Digitales

Figura 3.1: Diagrama logico CI 74LS151

3. Caracterizacion y Tecnologas de Circuitos Integrados Digitales

Absolute Maximum Ratings(Note 1)

Recommended Operating Conditions

Tabla 3.1: Extrado de la hoja de caractersticas del CI 74LS151 (http://www.fairchildsemi.com)

3. Caracterizacion y Tecnologas de Circuitos Integrados Digitales

3. Caracterizacion y Tecnologas de Circuitos Integrados Digitales