Instituto Tecnolgico de Celaya Departamento de Ingeniera Mecatrnica Prctica 7 Equipo 5

Andre Isa Snchez Aguilar, ryusama_17@hotmail.com J. Jess Alvarado Martnez, tiva02_pizero@hotmail.com Joshua Castro Huerta, joscashuer_@hotmail.com Martn Martnez Rodrguez, elhostisdelanoxmtn@hotmail.com

Resumen En el presente reporte se mostrarn varias simulaciones con fin de anlisis del funcionamiento de las diferentes estructuras que presentan los decodificadores, codificadores, multiplexores y demultiplexores. Se ver como estos dispositivos pueden implementarse por medio de compuertas lgicas. Palabras Clave: circuitos, electrnica, diseo modular, lgica modular. I. Introduccin II. Desarrollo y resultados Simulacin.

El diseo modular descendente es un proceso en que inicialmente se especifica una funcin con un alto nivel de abstraccin y se descompone en subfunciones en menor nivel. Este proceso se repite hasta que el diseo a un conjunto de funciones queda bien definida y se puede realizar un circuito sencillo. Un decodificador es un dispositivo que transforma lgicamente de nmeros binarios a nmeros decimales. Un codificador hace el proceso inverso al decodificador y transforma lgicamente de nmeros decimales a binario. Un multiplexor es un dispositivo modular que selecciona una o varias lneas de entrada para que resulte en una sola lnea de salida. Hay diferentes escalas de integracin y estas se clasifican de acuerdo a los elementos implementados en el circuito. Y por ltimo un demultiplexor es un dispositivo que conecta una sola lnea de entrada a n lneas de salida segn as lo determine un cdigo de seleccin de bits. En este reporte de prctica se comprobar y entender el funcionamiento de cada uno de los dispositivos anteriormente definidos.

Para la presente prctica utilizamos los paquetes de simulacin LIVE WIRE y PROTEUS. La primera parte de la primera simulacin que se realiz fue el de un decodificador 2 a 4 implementando compuertas AND, esta se muestra en tres casos diferentes en las imgenes siguientes (ver Fig. 1.1, Fig 1.2, y Fig 1.3) con su respectiva tabla de verdad (ver Tabla 1.1). La salida esta representada por los minitrminos correspondientes.

Fig. 1.1 Decodificador implementado con compuertas AND, combinacin 0 0.

1.5 y Fig 1.6) con su respectiva tabla de verdad (ver tabla 1.2).

Fig. 1.2. Decodificador implementado con compuertas AND, combinacin 0 1.

Fig. 1.4. Decodificador implementado con compuertas NAND, combinacin 0 0.

Fig. 1.3. Decodificador implementado con compuertas AND, combinacin 1 1.

Fig. 1.5. Decodificador implementado con compuertas NAND, combinacin 1 0.

ENTRADA

Y0 H L L L

Y1 L H L L

Y2 L L H L

Y3 L L L H
Fig. 1.6. Decodificador implementado con compuertas NAND, combinacin 1 1.

L L H H

L H L H

Tabla 1.1. Tabla de verdad del decodificador 2 a 4 con compuertas AND

La segunda parte de esta simulacin fue idntica a la primera parte, pero se implementaron compuertas NAND en lugar de AND. Lo que nos da por resultado en la salida minitrminos negados, lo que equivale a tener Maxitrminos. Del mismo modo se muestran tres combinaciones diferentes para comprobar el funcionamiento del decofidicador implementado (ver Fig. 1.4, Fig

ENTRADA

Y0 L H H H

Y1 H L H H

Y2 H H L H

Y3 H H H L
Fig. 1.9. Decodificador implementado con compuertas NAND, combinacin 1 0.

L L H H

L H L H

Tabla 1.2. Tabla de verdad del decodificador 2 a 4 con compuertas NAND

Se implement una segunda configuracin para el decodificador implementado con compuertas NAND, mostrado en las siguientes imgenes (ver Fig. 1.7, Fig 1.8 y Fig 1.9) y que corresponde la misma tabla de verdad de la configuracin anterior (ver tabla 1.2).

Se procedi a realizar otra simulacin en la cual se implementaban compuertas AND para un decodificador 2 a 4, pero esta vez con un Enable (E) para activar o desactivar su funcionamiento (Fig 2.1, Fig 2.2 y Fig 2.3)

Fig. 1.7. Decodificador implementado con compuertas NAND, combinacin 0 0.

Fig. 2.1. Decodificador implementado con compuertas AND, con Enable desactivado, combinacin 1 1.

Fig. 1.8. Decodificador implementado con compuertas NAND, combinacin 0 1.

Fig. 2.2. Decodificador implementado con compuertas AND, con Enable activado, combinacin 1 1.

Fig. 2.3. Decodificador implementado con compuertas AND, con Enable activado, combinacin 0 0.

En base a la figura 2.2 implementamos un decodificador de 3 a 8 (ver fig 2.4, fig 2.5, fig 2.6)

Fig. 2.6. Decodificador implementado con compuertas AND, con Enable activado, combinacin 1 1 0

Y una vez implementado el decodificador 3 a 8, se empleo uno de 4 a 16, con las mismas caractersticas (ver Fig 2.7, Fig 2.8, Fig 2.9).

Fig. 2.4. Decodificador implementado con compuertas AND, con Enable desactivado, combinacin 0 0 0.

Fig. 2.7. Decodificador implementado con compuertas AND, con Enable activado, combinacin 1 0 1 0

Fig. 2.5. Decodificador implementado con compuertas AND, con Enable activado, combinacin 0 1 0

Fig. 2.8. Decodificador implementado con compuertas AND, con Enable activado, combinacin 0 1 0 1

Fig. 2.9. Decodificador implementado con compuertas AND, con Enable desactivado, combinacin 1 1 1 1

Fig. 3.1. Decodificador 74138, enable desactivado, salidas en alto (1).

Con la siguiente tabla de verdad, se puede comprobar el funcionamiento correcto de cada uno de los decodificadores anteriormente implementados (ver tabla 1.3)

Fig. 3.2. Decodificador 74138, enable activado, entradas 101, salida en bajo (0)

Tabla 1.3. Tabla de verdad de decodificador 4 a 16 (puede auxiliarse en esta para los de 2 a 4 y 3 a 8)

La siguiente parte de la prctica, fue simular y verificar el funcionamiento del decodificador 74138, el cual funciona con entradas en alto y salidas en bajo. Si el enable no esta en alto, no importa que combinacin de entradas se presente, ya que las salidas siempre sern en alto (ver Fig. 3.1, Fig. 3.2, Fig. 3.3)

Fig. 3.3. Decodificador 74138, enable activado, entradas 110, salida en bajo (0)

Despus se comprob el funcionamiento del decodificador 74154, este funciona con enables en bajo, entradas en alto y salidas en bajo. No importa la entrada que se le de, si alguno de los dos enable no esta en bajo el decodificador no arrojara salida en bajo. (ver Fig 3.4, Fig 3.5 y Fig 3.6)

Una vez comprobado el funcionamiento del 74154, se procedi a comprobar ahora el funcionamiento del decodificador 7447. Este es un decodificador de binario a 7 segmentos, al introducirle un nmero en binario, este da una salida a un display que muestra el nmero en sistema decimal (ver Fig 3.7, Fig 3.8, Fig 3.9).

Fig. 3.4. Decodificador 74154, enable 1 en bajo, enable 2 en alto, salida en alto (1)

Fig. 3.7. Decodificador 7447, que se introduce el nmero 2 en binario, y lo muestra en decimal en un display

Fig. 3.5. Decodificador 74154, enable 1 en alto, enable 2 en alto, salida en alto (1)

Fig. 3.8. Decodificador 7447, que se introduce el nmero 5 en binario, y lo muestra en decimal en un display

Fig. 3.6. Decodificador 74154, enable 1 en bajo, enable 2 en bajo, entradas 0110, salida en bajo (0)

Fig. 3.9. Decodificador 7447, que se introduce el nmero 9 en binario, y lo muestra en decimal en un display

Hasta el momento solo hemos visto los decodificadores. La segunda parte de la prctica (7.2) se bas en entender el funcionamiento de los decodificadores. Se simul un codificador de 4 entradas el cual al introducir un nmero en decimal, la salida nos arrojaba el nmero expresado en binario y no importa el valor de la salida para una entrada invalida (ver Fig. 4.1, Fig. 4.2, Fig. 4.3)
Fig. 4.3. Codificador implementado con compuertas OR, entrada invlida y no importa la salida.

Despus se simul el mismo codificador de 4 lneas de entrada, pero esta vez si haba una entrada invlida la salida debe mostrar solo cero (ver Fig. 4.4, Fig. 4.5, Fig 4.6)
Fig. 4.1. Codificador implementado con compuertas OR, entrada 0 en decimal, salida 0 en binario

Fig. 4.4. Codificador implementado con compuertas OR,NOT Y AND, entrada 4 en decimal, salida 4 en binario

Fig. 4.2. Codificador implementado con compuertas OR, entrada 3 en decimal, salida 3 en binario

Fig. 4.5. Codificador implementado con compuertas OR,NOT Y AND, entrada 2 en decimal, salida 2 en binario

Fig. 4.6. Codificador implementado con compuertas OR,NOT Y AND, entrada invlida y salida en 0

Fig. 4.9. Codificador 74147 (ejemplo 3)

El siguiente paso de la simulacin fue comprobar el funcionamiento del codificador 74147 el cual es un codificador con prioridad (un codificador con prioridad es el que permite que varias lneas de entrada estn activas al mismo tiempo y enva el valor binario del subndice de la lnea de entrada con mayor prioridad) (ver Fig. 4.7, Fig. 4.8 y Fig. 4.9) En la tabla 2.1 se muestra su funcionamiento.

Tabla 2.1. Tabla de verdad del codificador 74147

Y la ltima simulacin de la prctica 7.2 fue comprobar el funcionamiento del codificador 74148 (ver Fig 5.1, Fig 5.2, Fig 5.3). Este tambin es un codificador con prioridad y su funcionamiento se comprueba en la tabla 2.2.

Fig. 4.7. Codificador 74147 (ejemplo 1)

Fig. 5.1. Codificador 74148 (ejemplo 1)

Fig. 4.8. Codificador 74147 (ejemplo 2)

Simulaciones correspondientes a la prctica 7.3 En la imagen 6.1 se puede un multiplexor 4 a 1 implementado con compuertas. Circuito equivalente que emplea la lgica AND-OR de dos niveles.

Fig. 5.2. Codificador 74148 (ejemplo 2)

Fig. 6.1 Multiplexor implementado con compuertas.

Fig. 5.3. Codificador 74148 (ejemplo 3)

Diagrama lgico de un multiplexor en 4 a 1 con decodificador implementado con compuertas.

Fig. 6.2 Multiplexor con decodificador implementado con compuertas.

Tabla 2.1. Tabla de verdad del codificador 74147

El multiplexor de serie 74151 contiene dos 8 lneas de entrada con cuatro lneas de control con dos salidas.

74153 Es un multiplexor dual (dos bits de seleccin) de cuatro entradas de datos. Donde un conjunto de dos entradas se conecta a las dos lneas de salida y depende del enable.

Fig. 6.3 Multiplexor 74151.

Un multiplexor de 16 lneas de entradas de datos y entradas tiene cuatro entradas de lneas de seleccin de cdigo y una lnea de salida negada.

Fig. 6.5 Multiplexor 74153.

El multiplexor 74157 octal de 8 bits de dos entradas controlando la lnea de seleccin S de ambos mdulos de seleccin con la misma seal de seleccin.

Fig. 6.6 Multiplexor 74157 octal de 8 bits. Fig. 6.4 Multiplexor con 16 entradas.

Fig. 6.7 Multiplexor 74157 de 8 bits a dos entradas. El multiplexor 74150 tiene 4 entradas de control y 16 entradas de datos. Para el multiplexor 74150 se tiene la simulacin de la funcin mostrada debajo. |B*C*|D + |A*|B*C + A*B*D + B*|C*D + A*B*|C + |A*|B*|D Prueba Para comprobar el funcionamiento se comprueba con la tabla de verdad mostrada a continuacin.

Fig. 6.8 Implementacin del Multiplexor 74150. El demultiplexor (DEMUX) invierte la operacin del multiplexor, el DEMUX tiene una sola entrada de datos que en la salida puede ser distribuida a cualquier canal. Vase figura 6.9.

Fig. 6.9 Multiplexor y demultiplexor.

III. Discusin Como esta prctica fue de pura simulacin, no se puede hacer una comparacin entre la parte fsica y la simulada, pero si con la parte terica. Los resultados obtenidos de las simulaciones obtenidas fueron correctas a la funcin de cada dispositivo, comprobadas con su respectiva tabla de verdad.

IV.

Conclusiones individuales

Andre Isa Snchez Aguilar Este tipo de dispositivos son nuevos para m, pero aprend mucho de ellos, de su funcionamiento y como es que con las compuertas lgicas que han estado presentes desde el inicio del estudio de la materia, podemos implementar estos diferentes dispositivos para esta lgica modular. Quiero enriquecerme an mas de conocimientos sobre estos elementos para entender al cien todo sobre ellos y encontrarles aun mas aplicaciones. Martnez Rodrguez Martn Con la realizacin de la prctica pude entender que los multiplexores son circuitos combinacionales con varias entradas y con una nica salida de datos, estn dotados de entradas de control capaces de seleccionar una, y slo una, de las entradas de datos para permitir su transmisin desde la entrada seleccionada hacia dicha salida. Tambin aprend que un demultiplexor es un circuito combinacional que tiene una entrada de informacin de datos d y n entradas de control que sirven para seleccionar una de las 2n salidas, por la que ha de salir el dato que presente en la entrada. Una aplicacin muy til de los multiplexores o selectores de datos consistira en la generacin de funciones lgicas combinacionales en forma de suma de productos. Joshua Castro Huerta Durante el tiempo que tardamos en realizar cada una de las simulaciones en 2 distintas simulaciones, aprendimos a usarlos de tal manera que ya no era necesario que alguien estuviera ayudndonos a comprender el software, pero aun as el experimentar probar y comprobar el funcionamiento de un integrado o de algunas de

las actividades que se realizaron, fueron los suficientemente dinmicos como para comprender toda la teora estudiada con anterioridad, del funcionamiento como de los decodificadores, codificadores o multiplexores con sus amplias variedades que cuentan. Al entender e funcionamiento pude darme cuenta de que es posible hacer varios sistemas muy exactos y reduciendo en su mayara los sistemas que implementamos con compuerta lgicas, fue relativamente fcil hacer cada una de las simulaciones pero lo que tuvimos un poco de tiempo fue en comprender su funcionamiento y como poder implementarlo en algn proyecto o sistema fsico. J Jess Alvarado Martnez Al momento de realizar esta practica, creo que mis conocimientos se ampliaron mas, ya que con las presentaciones de los equipos mas la realizacin practica virtual de los decodificadores, multiplexores, demultiplexores y dems dispositivos pude tener dudas sobre las simulaciones y as consultar fuentes para poder resolverlas, y ya al final todas estas simulaciones fueron muy importantes para que yo pudiera comprender la formas de convertir nmeros de decimal a binario y viceversa. Lo nico que no he podido comprender muy bien es como poder hacer aplicaciones con estos dispositivos.

V.

Referencias

V.P. Nelson, H.T. Nagle, B.D Carroll, J. D Irwin, Anlisis y Diseo De Circuitos Lgicos Digitales, Primera Edicin. 1996. Editorial Prentice Hall. Electrnica Unicrom http://www.unicrom.com/dig_decodificadores.as p