Ao de la Diversificacin Productiva y del Fortalecimiento de la

Educacin

TEMA

: SISTEMA DE INTERCONEXIN
INTERNA_ARBITRAJE Y JERARQUIA DE BUSES

1. Definicin:

Un bus es un camino de comunicacin entre dos o

ms dispositivos. Una caracterstica clave de un bus
es que se trata de un medio de transmisin
compartido.

La operacin bsica del bus se denomina ciclo de

bus. Un ciclo permite realizar una transferencia
elemental de un dato entre dos dispositivos. En esta
transferencia, la informacin se lleva de un
elemento que se denomina fuente a otro que se
denomina destino.

2. Estructura de Interconexin
Una computadora est constituida por un conjunto de unidades o mdulos de
3 tipos elementales (CPU, memoria y E/S) que se comunican entre s. El
conjunto de lneas que conectan los diversos mdulos se denomina estructura
de interconexin.

 A continuacin se resume la estructura y operaciones que realizan estos tres

mdulos o componentes principales del computador.

Memoria: Est constituido por N palabras de la misma

longitud, a cada palabra se le asigna una nica
direccin numrica (0,1,, N-1).
Mdulo de E/S: Hay dos tipos de operaciones (lectura
y escritura), adems un mdulo de E/S puede controlar
ms de un dispositivo externo (port o puerto; USB) y a
c/puerto se le asignar una direccin a cada uno (0,1,,
M-1).
Procesador (CPU) : Lee instrucciones y datos, escribe
datos una vez que los ha procesado, y utiliza ciertas
seales para controlar el funcionamiento del sistema.

3.-Tipos de transferencias en la estructura de interconexiones:

Memoria a procesador: el procesador lee una instruccin o un dato desde la memora.

Procesador a memoria: el procesador escribe un dato en la memoria.

E/S a procesador: el procesador lee datos de un dispositivo de E/S a travs de un

mdulo de E/S.

Procesador a E/S: el procesador enva datos al dispositivo de E/S.

Memoria de E/S y viceversa: en estos dos casos, un mdulo de E/S puede

intercambiar datos directamente con la memoria, sin que tengan que pasar a travs del
procesador, utilizando el acceso directo a memoria (DRAM).

I. INTERCONEXIN CON BUSES

Un bus es un medio de transmisin compartido.

A. Estructura del bus

Las lneas de datos del bus:
Proporcionan el camino para transmitir
datos entre los mdulos del sistema.

Las lneas de direccin:

Se utilizan para direccionar la

fuente o el destino de los datos
situados en el bus de datos.

Las lneas de control:

Se utilizan para controlar el acceso y el uso de las lneas de datos y de

direcciones.
rdenes

Informacin de temporizacin

 FUNCIONAMIENTO DEL BUS

Envo de datos:

Si un mdulo desea enviar un dato

a otro debe hacer dos cosas:
1.

Obtener el uso del bus.

2.

Transferir el dato a travs del bus.

Restriccin

de datos:

Si un mdulo desea pedir un dato a otro

mdulo debe:
Obtener el uso del bus.
2. Transferir la peticin al otro mdulo
mediante las lneas de control y direccin
apropiadas. Despus debe esperar a que el
segundo mdulo envi el dato.
1.

B. JERARQUAS
i. Bus del sistema (Backplane)

El aumento del retardo de

propagacin de las seales.
El incremento de demanda de acceso.

ii. Buses locales

Adaptado a la arquitectura particular del sistema.

Este bus asla el trfico procesador-cach del resto de transferencias del

sistema.

iii. Buses de E/S o de expansin

Reduce el trfico en el bus del sistema.

Son buses estndar o abiertos.

Porque es importante la jerarqua de buses?

La diferencia de velocidad.
Cuello de botella.
Existe un mayor retardo de propagacin, dado que el bus ha de tener
mayor longitud para poder soportar implementar un mayor nmero de
dispositivos.

II. TIPOS DE BUSES

Buses dedicados o multiplexados:

Un ejemplo comn de dedicados serian el bus de datos y el bus de direcciones, cada

uno se utiliza solo para una funcin especfica.
Esta situacin de bus de datos y de direcciones dedicados es lo ms comn, pero podra
llegar a implementarse con un solo bus multiplexado el tiempo.
Podramos poner como ejemplo el bus de E/S, el cual se encarga de conectar solo los
dispositivos de E/S, este bus se conecta al bus principal mediante algn adaptador, la
ventaja est en que al ser dedicado solo a E/S, el rendimiento de este va a ser mejor, ya
que solo van a operar con l los mdulos de E/S, y no va a haber tanta competencia por
el bus.

III. METODO DE ARBITRAJE

1.- Arbitraje Centralizado
Una parte del hardware del sistema denominada controlador del bus se encarga de
decidir el uso del bus en cada momento, este dispositivo puede ser un mdulo
separado o puede estar incorporado al procesador.
2.- Arbitraje distribuido
Cada dispositivo que hace uso del bus tiene que tener incorporada la lgica
necesaria para poder interactuar con los dems dispositivos y decidir quin hace uso
del bus. Si un master recibe una seal de peticin mientras est accediendo al bus,
bloquea su propagacin al rbitro hasta que finalice la utilizacin del bus.

Examinaremos en los siguientes apartados diferentes protocolos de arbitraje, tanto

centralizados como distribuidos.
o

Protocolo de encadenamiento (Daisy chaining) de dos seales

Es el protocolo centralizado ms sencillo ya que utiliza slo dos seales encadenadas, una
de peticin del bus y otra de concesin que es propagada por los masters que no
solicitaron el acceso al bus.

Protocolo de encadenamiento (Daisy chaining) de tres seales:

Utiliza una lnea ms que el protocolo anterior, la lnea de ocupacin.

Adems, la lnea de peticin no es encadenada si no compartida por
todos los masters a travs de una entrada al rbitro con capacidad de Ocableada.

Protocolo de encadenamiento (Daisy chaining) de cuatro seales:

Este protocolo permite simultanear el uso del bus por un master con el proceso de
arbitraje para la seleccin del master siguiente. De esta forma, cuando el primer
master abandona el bus, no se pierde tiempo en el arbitraje para el siguiente porque
ya se ha hecho, pasando directamente el master seleccionado a realizar su
transaccin, al tiempo que se realiza la seleccin del siguiente master

Protocolo con concesin por encuesta (polling):

Este protocolo sustituye la lnea encadenada de concesin del bus por un

conjunto de lneas que permiten acceder de forma selectiva a la direccin
asignada cada master sobre estas lneas.

Protocolo con seales independientes:

Utiliza una lnea de concesin especfica para cada lnea de peticin independiente.
Esta alternativa tiene la ventaja que el rbitro puede aplicar distintos algoritmos de
decisin en caso de peticiones simultaneas (FIFO, prioridad fija, prioridad variable).
Tiene la desventaja del nmero elevado de lneas de arbitraje (una por posible
master). El nmero de master queda limitado al nmero de lneas existentes.

Protocolo distribuido: En estos protocolos la responsabilidad del arbitraje no reside

en una unidad independiente sino que se distribuye por los diferentes masters
conectados al bus.

Arbitro-i concede el bus al master Mi activando Gi si:

Mi ha activado su lnea de peticin de bus Ri,

La lnea de ocupacin est desactivada.

La lnea de entrada de prioridad Pi-1 est activada.

Si el master Mi no ha activado su lnea de peticin de bus Ri, el Arbitro-i activa la

lnea de salida de prioridad Pi.

IV. TEMPORIZACION
1. Temporizacin Sncrona:
La presencia de un evento en el bus est determinada por un
reloj. El bus incluye una lnea de reloj a travs de la que se
transmite una secuencia en la que se alternan intervalos
regulares de igual duracin a uno y a cero. Todos los
dispositivos del bus pueden leer la lnea de reloj, y todos los
eventos empiezan al principio del ciclo de reloj.

 Temporizacin Sncrona:

2. Temporizacin Asncrona:
La presencia de un evento en el bus es consecuencia y depende de que se produzca
un evento previo.

3. Anchura del bus:

La anchura del bus est relacionado con el rendimiento del sistema, cuanto
ms ancho es el bus de datos, mayor es el nmero de bits que se transmiten a la
vez. La anchura del bus de direcciones afecta a la capacidad del sistema cuanto
ms ancho el bus de direcciones, mayor es el rango de posiciones a las que se
puede hacer referencia.

Bus de datos

Bus de direcciones

Bus de control

V. BUSES NORMALIZADOS
1.

Bus PCI (Peripheral Component Interconnect)

EL bus PCI es un bus de ancho de banda elevado e independiente del

procesador. El estndar actual permite el uso de hasta 64 lneas de datos de 66
MHz, para una velocidad de transferencias de 528 Mbytes/s. El PCI est diseado
para permitir una cierta variedad de configuraciones basadas en
microprocesadores, incluyendo sistemas con uno o varios procesadores.

Estructura del bus: Se divide en los grupos funcionales siguientes:

Denominacin

Tipo

Descripcin

CLK

in

Seal de reloj que es muestreada en el flanco de subida.

RST#

in

Hace que todos los registros y seales especficas del PCI pasen al estado inicial.

Seales de direcciones y datos

AD[31:0]

t/s

Incluye 32 lneas para datos y direcciones multiplexadas en el tiempo.

C/BE[3:0]#

t/s

Se utilizan para interpretar y validar las lneas de datos y direcciones.

Seales de control de interfaz

PAR
FRAME#

t/s
s/t/s

IRDY#

s/t/s

Seal de master preparado (Initiator Ready). La proporciona el master actual del bus (el iniciador de la transaccin).
Durante una lectura, indica que el master est preparado para aceptar datos; durante una escritura indica que el
dato vlido est en AD.

TRDY#

s/t/s

Seal de slave preparado (Target Ready). La activa el slave al principio de la transferencia, y la desactiva cuando no
puede completar la transferencia en un solo ciclo de reloj.

DEVSEL#

s/t/s

Seal de slave (dispositivo) seleccionado (Device Select). Activada por el slave cuando ha reconocido su direccin.

REQ#

t/s

Indica al rbitro que el dispositivo correspondiente solicita utilizar el bus. Es una lnea punto-a-punto especfica para
cada dispositivo.

GNT#

t/s

Indica al dispositivo que el rbitro le ha cedido el acceso al bus. Es una lnea punto-a-punto especfica para cada
dispositivo.

Activada por el master para indicar el comienzo y la duracin de una transferencia. Las activa al comienzo y la
desactiva al final de la fase de datos.

Seales de Arbitraje

rdenes del PCI

La actividad del bus consiste en transferencias entre elementos conectados al bus,

denominndose maestro al que inicia la transferencia. Cuando un maestro del bus
adquiere el control del mismo, determina el tipo de transferencias que se producir a
continuacin. Los tipos de rdenes son:

-Reconocimiento de interrupcin
-Ciclo especial
-Lectura de E/S
-Escritura de E/S
-Lectura de memoria
-Lectura de lnea de memoria
-Lectura mltiple de memoria
-Escritura en memoria
-Escritura e invalidacin de memoria
-Lectura de configuracin
-Ciclo de direccin dual

Transferencias de datos:

Toda transferencia de datos en el bus PCI es una transaccin nica, que consta de una fase
de direccionamiento y una o ms fases de datos.Todos los eventos se sincronizan en las
transiciones de bajada del reloj, cosa que sucede a la mitad de cada ciclo de reloj.

Arbitraje

El bus PCI utiliza un esquema de arbitraje centralizado sncrono, en el que cada

maestro tiene una seal propia de peticin (REQ) y cesin (GNT) del bus. Estas lneas
se conectan a un rbitro central. La especificacin PCI no indica un algoritmo
particular de arbitraje. El rbitro puede utilizar un procedimiento de primero en llegar
primero en servirse, un procedimiento de cesin cclica (round-robin), o cualquier clase
de esquema de prioridad.

2. Bus ISA - Industry Standar Architecture

Desarrollado por IBM en 1981 fue el primer bus de
expansin incorporado en los ordenadores personales.
Posee una velocidad de funcionamiento de 4.77 Mhz y 8
bits ( con un ancho de banda mximo de 2 MB/seg).
Posteriormente con la aparicin de los ordenadores AT,
este bus de expansin de vio ligeramente modificado,
denominndose bus AT-ISA. Las modificaciones
consistieron en la ampliacin del conector para obtener 16
bits.
3. Bus AGP - Accelerated Graphics Port
Una tarjeta AGP debe ofrecer mayores prestaciones que una
tarjeta grfica PCI, detalle muy importante, principalmente, en
la ejecucin de juegos en tercera dimensin 3D. Los usuarios
que no sean aficionados a los juegos tambin les dar cierta
ventaja en las representaciones 2D, ya que con una tarjeta AGP
ofrece algo ms de memoria y alcanza frecuencias ms rpidas,
por lo que soportan tambin unas resoluciones de 1280 x 1024
puntos de pantalla con una profundidad de color de 16 bits y
una frecuencia de actualizacin de 85 Hz.

4. Bus SCSI - Small Computer System Interface

El bus SCSI se utiliza en ordenadores personales y en muchas
estaciones de trabajo. Se trata de una interfaz paralela, con 8, 16 o 32
lneas de datos. Cada dispositivo SCSI tiene dos conectores, uno de
entrada y otro de salida, conectndose en cadena (daisy chain). Todos
los dispositivos funcionan independientemente, y pueden intercambiar
datos entre ellos, igual que con el computador. Por ejemplo, un disco
duro puede guardar su contenido en una cinta sin que tenga que
intervenir el procesador. Los datos se transfieren mediante paquetes,
que componen un mensaje.
5. Bus MCA Micro Channel Architecture
Es un bus creado por IBM con la intencin de superar las
limitaciones que presentaba el bus ISA.
El gran problema de este bus es que no era compatible con
los anteriores y necesitaba de tarjetas de expansin
especialmente diseadas para su estructura.

6. Bus EISA - Extended Industry Estandar Architecture

EISA ampla la arquitectura de bus ISA a 32 bits y permite
que ms de una CPU comparta el bus. El soporte de bus
mastering tambin se mejora para permitir acceso hasta a 4
GB de memoria. A diferencia de MCA, EISA es compatible
de forma descendente con ISA, por lo que puede aceptar
tarjetas antiguas XT e ISA, siendo conexiones y las ranuras
una ampliacin de las del bus ISA.
7. Bus VESA Video Electronics Standars Association
Este bus es compatible con el bus ISA pero mejora la
respuesta grfica, solucionando el problema de la
insuficiencia de flujo de datos de su predecesor. Para ello
su estructura consista en una extensin del ISA de 16
bits. Las tarjetas de expansin de este tipo eran enormes
lo que, junto a la aparicin del bus PCI, mucho ms
rpido en velocidad de reloj, y con menor longitud y
mayor versatilidad, hizo desaparecer al VESA, aunque
sigue existiendo en algunos equipos antiguos.

8. Bus PCI-Express
PCI Express (anteriormente conocido por las siglas
3GIO, en el caso de las "Entradas/Salidas de Tercera
Generacin", en ingls: 3rd Generation In/Out) es un
nuevo desarrollo del bus PCI que usa los conceptos de
programacin y los estndares de comunicacin
existentes, pero se basa en un sistema de comunicacin
serie mucho ms rpido.

9. Bus USB - Universal Serial Bus

Es un conjunto de especificaciones de conectividad
desarrollada por Intel en colaboracin con los lderes de
la industria. USB permite alta velocidad y fcil conexin
de perifricos a un PC. Mientras est enchufado, todo lo
que configura es
automticamente.
USB la
interconexin ms exitosa en la historia de la
computacin personal y ha migrado a la electrnica de
consumo (CE) y productos mviles.

USB fue diseado para estandarizar la conexin de perifricos, como mouse, teclados,
memorias USB, joysticks, escneres, cmaras digitales, telfonos mviles, reproductores
multimedia, impresoras, dispositivos multifuncionales, sistemas de adquisicin de datos,
mdems, tarjetas de red, tarjetas de sonido, tarjetas sintonizadoras de televisin y grabadora
de DVD externa, discos duros externos y disquetera externas.

Los dispositivos USB se clasifican en cuatro tipos segn su velocidad

de transferencia de datos:

Sper alta
velocidad
(3.0)

CONCLUSIONES
Los buses dentro de la arquitectura del computador son muy
importantes, puesto que nos permiten enlazar diversos
dispositivos de manera ms adecuada, de esta forma las
operaciones a realizarse sern ms rpidas y efectivas.
Con el arbitraje podemos ver que existen varias formas de
como transmitir datos a travs de las lneas del bus, cada una
de ellas tiene un fin especfico y aumenta el rendimiento segn
sea requerido