Introduccin alas

herramientas

CAD
(Diseo asistido
por Computadora)

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta

velocidad)

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta

velocidad)

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta

velocidad)

DECLARACION
DE ENTIDAD

CUERPO DEL
PAQUETE

DECLARACIN
DEL PAQUETE

ARQUITECTURA

CONFIGURACION

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta

velocidad)

ENTIDAD
(ENTITY)

ARQUITECTURA
(ARCHITECTURE)

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta velocidad)

Cin

SUMA

Cout

Cin
A
B

SUMADOR
COMPLET
O

SUMA
Cout

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta velocidad)

PUERTOS DE ENTRADA Y SALIDA

NOMBRE ( FORMA DE LLAMAR AL PUERTO)

MODO (DEFINE LA DIRECCIN QUE TOMARA LA INFORMACIN)

IN
OUT
INOUT
BUFFER

TIPO DE DATO (DEFINE LA CLASE

TRANSMITIRA POR EL PUERTO)
BIT
BOOLEANA
BIT_VECTOR
INTEGER

DE

INFORMACIN

QUE

SE

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta velocidad)

DECLARACIN DE UNA ENTIDAD

A
B

AND

SALIDA

DECLARACION DE LA ENTIDAD DE UNA COMPUERTA AND

entity comand is
port (A,B,:
in
bit;
SALIDA :
out bit);
end comand;

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta velocidad)

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta velocidad)

DECLARACIN DE UNA ARQUITECTURA

Descripcin

funcional

Descripcin

por flujo de datos

Descripcin

estructural

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta

velocidad)

U1:A
a

3
74LS32

f1

DECLARACIN DE UNA ARQUITECTURA

Descripcin funcional
library ieee;
use ieee.std_logic_1164.all;
entity com_or is
port (a,b,:
in std_logic;
f1:
out std logic );
end com_or;
architecture funcional of com_or is
begin
process (a,b) begin
if (a= 0 and b= 0 then
f1<= 0
else
f1<= 1
end if;
end process;
end funcional;

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta

velocidad)

DECLARACIN DE UNA ARQUITECTURA

Descripcin por flujo de datos
U1:A
a

3
74LS32

f1

library ieee;
use ieee.std_logic_1164.all;
entity com_or is
port (a,b,:
in std_logic;
f1:
out std logic );
end com_or;
architecture funcional of com_or is
begin
f1<= 0 when a= 0 and b= 0
else 1;
end funcional;

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta

velocidad)

DECLARACIN DE UNA ARQUITECTURA

Descripcin estructural

B
C

U2:A
1
3
2
74LS08

U1:A
1
3

U2:B

6
5

U1:B

74LS32
4

6
5

74LS08

library ieee;
use ieee.std_logic_1164.all;
entity comp is
port (A,B,C:
in std_logic;
XF, F:
out std logic );
end comp;

74LS32

U2:C
9
8
10
74LS08

use work.compuerta.all
architecture funcional of comp is
Signal X: bit_vector < (0 to 2 );
Begin
U0: and2 port map (B,C,X(0));
U1: and2 port map (C,A,X(1));
U2: and2 port map (A,B,X(2));
U3: or2 port map (X(0),X(1),X(F));
U4: or2 port map (X(F),X(2),F);
end funcional;

VHDL (Lenguaje de Descripcin de Hardware de circuitos integrados de muy alta

velocidad)

EJEMPLO
a
b
c
d

f
Entity ejemplo is
Port (a,b,c,d,:
f:
out
end ejemplo;

in
bit);

bit;

architecture compuertas of ejemplo

is
begin
f <= (( a or b) xor (c and
d));
end compuertas;|