.

I. PRACTICA 1
F. Mejia, S. Gutiérrez Institución Universitaria Antonio José Camacho, Tecnología en Electrónica Industrial,
felmej90@hotmail.com, estiguti159@gmail.com

II. ABSTRACT

In order to start using and understand the operation of the

VIVADO2014 tool, the digital electronics laboratory 1 is
carried out, here the code, the TESTBENCH, the
simulation and the schematic of 7 logic gates requested in
practice must be documented, which are: AND gate, OR
gate, NOT gate and XOR gate..

Palabras clave: Compuerta lógica, VIVADO, laboratorio.

III. INTRODUCCIÓN

L as compuertas lógicas son circuitos electrónicos

diseñados para obtener resultados booleanos (0,1), los
cuales se obtienen de operaciones lógicas binarias
(suma, multiplicación). Dichas compuertas son OR,
1. AND, 2. XOR, 3. NAND, 4. NOR, 5. XNOR, 6. NOT
Además se pueden conectar entre sí para obtener nuevas
funciones. Ilustración 1 Código compuerta OR

El siguiente informe contiene la simulación en software

Xilins Vivado de las compuertas lógicas OR, 1. AND,
2. XOR, 3. NAND, 4. NOR, 5. XNOR, 6. NOT
comprobando así la capacidad del análisis del
funcionamiento de estas en su estados de salidas como
estradas y su lógica de funcionamiento.
IV. PROCEDIMIENTO
El siguiente paso es generar el banco de pruebas o
TESTBENCH, para esto vamos a copiar el código y nos
dirigimos a la siguiente página WEB:
https://www.doulos.com/knowhow/perl/testbench_creati
on/ después de generar el código vamos al VIVADO
para crear un archivo de simulación y aquí pegar el
código, el siguiente paso es generar los estímulos para
generar la simulación. En la siguiente imagen se muestra
el TESTBENCH completo:

I niciamos el software VIVADO y creamos un nuevo

Proyecto bajo el lenguaje VHDL.

A, B: Compuerta OR

P ara iniciar se debe asignar en la pantalla emergente

el número de entradas y salidas (2 entradas, 1 salida)
para la compuerta OR, automáticamente el software nos
genera una parte del código la cual viene declarada las
librerías a utilizar, la entidad, el tipo de entradas y
salidas (STD_LOGIC) y la arquitectura, en este punto
solo debemos declarar la salida que tipo de conexión
tiene, en la siguiente imagen se muestra el código
utilizado:

1
.

Ilustración 3 Simulación compuerta OR

El siguiente paso fue generar el esquemático (RTL) de

la compuerta OR:

Ilustración 2 TESTBENCH compuerta OR con sus respectivas

estimulaciones

Ya teniendo el código y el TESTBENCH se procede a Ilustración 4 Esquema compuerta OR

correr la simulación:

C:
1. Compuerta AND

Vamos a realizar los mismos pasos anteriores para la

compuerta AND, en la siguiente imagen se muestra el
código:

2
.

La simulación arrojo los siguientes datos:

Ilustración 5 Código compuerta AND Ilustración 7 Simulación compuerta AND

De igual manera se realiza el respectivo TESTBENCH. El esquemático de la compuerta AND es el siguiente:

Ilustración 8 Esquema compuerta AND

2. COMPUERTA XOR

Al igual que las anteriores compuertas vamos a generar

el código para la compuerta XOR:

Ilustración 6 TESTBENCH compuerta AND Ilustración 9 Compuerta XOR

3
.

Para generar el TESTBENCH, en las estimulaciones se

debió colocar los datos de entrada y de salida:

Ilustración 11 Simulación compuerta XOR

Generando el respectivo esquemático para esta

compuerta:

Ilustración 12 Esquema compuerta XOR

3. COMPUERTA NAND

Al igual que las anteriores compuertas vamos a generar

el código para la compuerta NAND:

Ilustración 10 TESTBENCH compuerta XOR

La simulación de la compuerta arroja los siguientes

datos:

Ilustración 13 Compuerta NAND

4
.

Para generar el TESTBENCH, en las estimulaciones se

debió colocar los datos de entrada y de salida:

Ilustración 15 Simulación compuerta NAND

Generando el respectivo esquemático para esta

compuerta:

Ilustración 16 Esquema compuerta NAND

4. COMPUERTA NOR

Al igual que las anteriores compuertas vamos a generar

el código para la compuerta NOR:

Ilustración 14 TESTBENCH compuerta NAND

La simulación de la compuerta arroja los siguientes

datos:

Ilustración 17 Compuerta NOR

5
.

Para generar el TESTBENCH, en las estimulaciones se

debió colocar los datos de entrada y de salida:

Ilustración 19 Simulación compuerta NOR

Generando el respectivo esquemático para esta

compuerta:

Ilustración 20 Esquema compuerta NOR

5. COMPUERTA XNOR

Al igual que las anteriores compuertas vamos a generar

el código para la compuerta XNOR:

Ilustración 18 TESTBENCH compuerta NOR

La simulación de la compuerta arroja los siguientes

datos:

Ilustración 21 Compuerta XNOR

6
.

La simulación de la compuerta arroja los siguientes

Para generar el TESTBENCH, en las estimulaciones se datos
debió colocar los datos de entrada y de salida:

Ilustración 23 Simulación compuerta XNOR

Generando el respectivo esquemático para esta

compuerta:

Ilustración 24 Esquema compuerta XNOR

6. COMPUERTA NOT

Al igual que las anteriores compuertas vamos a generar

el código para la compuerta NOT :
Ilustración 22 TESTBENCH compuerta XNOR

Ilustración 25 Compuerta XNOR

7
.

Para generar el TESTBENCH, en las estimulaciones se

debió colocar los datos de entrada y de salida:

Ilustración 27 Simulación compuerta NOT

Generando el respectivo esquemático para esta

compuerta:

Ilustración 28 Esquema compuerta NOT

V. ANÁLISIS E INTERPRETACIÓN DE
RESULTADOS

Ilustración 26 TESTBENCH compuerta NOT 1. observando los datos arrojados en la simulación

(ilustración 3) son los mismos obtenidos en la tabla
La simulación de la compuerta arroja los siguientes de la verdad (TEORIA) de la compuerta OR, se
datos: observa que en la salida hay un 1 cuando en
cualquiera de sus entradas hay 1.

8
.

2. Para la compuerta AND podemos comprobar que a es 1, resultado comprobado en la simulación (ilustración
diferencia de la compuerta OR, la simulación (ilustración 23).
7) tiene el resultado que la teoría demuestra para poder
que en su salida se 1 las dos entradas tienen que ser 1.

3. Para la compuerta XOR se tiene el comportamiento

de que si sus entradas sin iguales su salida es igual a 0.
7. En la compuerta NOT, el resultado obtenido muestra
que solo si las entradas son iguales a 0 la salida es 1,
resultado comprobado en la simulación (ilustración 27).

4. En la compuerta NAND, el resultado obtenido muestra

que solo si las entradas son iguales a 0 la salida es 0,
resultado comprobado en la simulación (ilustración 12).

D. PREGUNTAS DE INVESTIGUACION:

1. Cuáles son los usos actuales más importantes

de la tecnología FPGA.
R//
La tecnología con FPGA se encuentra
normalmente en sistemas Embebidos.
Son sistemas de hardware y software, de propósito
específico embebidos en algún producto del
mercado. Por ejemplo:

5. Para la compuerta NOR podemos comprobar que a – Embebidos de la industria automotriz: navegador
diferencia de la compuerta OR, la simulación (ilustración GPS, de la aviación: control de aterrizaje automático.
19) tiene el resultado que la teoría demuestra para poder
que en su salida se 1 las dos entradas tienen que ser 0. – Embebidos de la industria de las
telecomunicaciones: Routers, módems.
.
– Embebidos de la industria de las comunicaciones:
teléfonos celulares, palms, e-books.

– Embebidos de la industria del hogar: control de

heladeras, microondas, robots.

– Etc., pero muchos etcéteras.

6. En la compuerta XNOR, el resultado obtenido muestra

que solo si las entradas son iguales a ‘1’ o a ‘0’ la salida

9
.

2. Existen otros lenguajes de diseño hardware aparte del

VHDL? Si la respuesta es afirmativa, enumere las
características más importantes de cada uno de ellos. VI. OBSERVACIONES:

R//
Debido a la creciente complejidad de los circuitos
D urante la elaboración del código, el software

electrónicos digitales desde la década de 1970, los
diseñadores de circuitos necesitaban descripciones de
alto nivel de la lógica digital que no estuviesen atadas a
una determinada tecnología electrónica, tales como la
CMOS o la BJT. Así, los HDL fueron creados para
hacer posible el diseño de circuitos con un alto nivel de
abstracción, y con la posibilidad de incluir en los
modelos características propias de los circuitos
electrónicos, tales como los flujos de datos y su
variación en el tiempo.
LENGUAJES:
Características:
VHDL:
1. Lenguaje de descripción en hardware (Hardware
Description Language).
2. Creado por el departamento de Defensa de Estados
Unidos como parte del programa Very High Speed
Integrated Circuits a principios de 1980.
VERILOG (HDL):
1. es un lenguaje de descripción de hardware (HDL)
utilizado para modelar sistemas electrónicos.
2. Es el más comúnmente utilizado en el diseño y
verificación de circuitos digitales en el nivel de
abstracción de transferencia de registros.
3. También se utiliza en la verificación de circuitos
analógicos y circuitos de señal mixta , así como en el
diseño de circuitos genéticos .
ABEL (HDL):
VIVADO genera una gran parte del código, en donde ya
viene declarado la entidad y la arquitectura también
como las entradas y salidas de las compuertas.
Al declarar el tipo de operación a utilizar para una
salida, se recomienda realizar la declaración entre
paréntesis debido a que en la simulación también genero
inconvenientes, esto se evidencio mucho en la
compuerta NOT.
La compuerta XOR, se solicitó con una combinación de
compuertas, para realizar la conexión entre ellas se
debieron declarar unas señales (SIGNAL), en el
momento de declarar su operación son las mismas que
las salidas.
VII. COLCLUSIONES
1. El lenguaje de programación es vital para el
desarrollo de la tecnología y de la humanidad.
2. Se comprende el funcionamiento adecuado del
software Vivado, la creación de sus distintas compuertas
y si simulación.
3. Se comprende la Facilidad del manejo de una
compuerta para entender el lenguaje lógico de
programación a un circuito Embebido.
VIII. REFERENCIAS
[1]https://es.wikipedia.org/wiki/Lenguaje_de_descri
pci%C3%B3n_de_hardware
[2]https://www.dc.uba.ar/materias/disfpga/2012/c1/
descargas/Introduccion.pdf
[3]https://en.wikipedia.org/wiki/Advanced_Boolean
_Expression_Language

1. ABEL es la abreviatura de Advanced Boolean

Expression Language. Es un lenguaje de descripción de [4]https://www.doulos.com/knowhow/perl/testbench_cr
hardware y un conjunto de herramientas de diseño para eation/
programar dispositivos lógicos programables (PLDs).
[5] https://es.wikipedia.org/wiki/Verilog
2. ABEL incluye formatos de ecuación simultánea y
lógica de tabla de verdad, así como un formato de
descripción de máquina de estado secuencial. También
se incluye un preprocesador con sintaxis libremente
basada en Macro-11 de DEC.

10
.

IX. BIBLIOGRAFIA
4
STEVEN GUTIERREZ CASTRILLON
(nacido en Cali, Colombia el 31 de
enero de 1989). Graduado del colegio
Gimnasio del pacifico en Tuluá Valle,
Tecnólogo en diseño e integración de
automatismos Mecatronico del SENA.
Cursando 5to semestre de tecnología
en electrónica industrial en la
institución universitaria Antonio José Camacho en
la ciudad de Cali (Valle), Actualmente me
encuentro Laborando en La empresa Laboratorio
Ángel desempeñando el cargo de Analista De
Mantenimiento Metrológico.
ANDRES FELIPE MEJIA
BEDOYA (nacido en Cali,
Colombia el 6 de noviembre de
1990). Graduado del Centro
Docente Parroquial San Marcos en
Cali-Valle, Técnico auxiliar en
electricidad. Estudiante de
Tecnología en Electrónica
Industrial en la institución universitaria Antonio
José Camacho de Cali.

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