INSTITUTO TECNOLÓGICO DE LERMA

INGENIERÍA ELECTRÓNICA
INFORME DE PRÁCTICA
DE LABORATORIO
Diodos y Transistores/Diseño Digital con VHDL

PRÁCTICA NÚM. 6
“Diseño Mediante Código VHDL”

FECHA DE REALIZACIÓN DE LA PRÁCTICA: [06/03/24]

CARRERA: [Ingeniería Electrónica]
MATERIA: [Diseño Digital con VHDL]
TEMA: [Máquinas De Estados Finitos]

OBJETIVO:

Utilizando el software CAD de Altera, Quartus II proporcionado en clase (o descargado de la página del
fabricante) y la tarjeta de desarrollo EPM 240/570 MINI BOARD, o equivalente, realizar la síntesis, simulación
y posterior programación, de un generador de pulsos de reloj utilizando los recursos internos de la tarjeta de
desarrollo MAX II de Intel (antes Altera), mediante la técnica de divisor de frecuencia.

EQUIPO:
INTEGRANTES DEL EQUIPO:

[LUIS DAMIAN SAMARRON CANTARELL]

FECHA DE ENTREGA DEL INFORME DE PRACTICA DE [16/04/2024]

LABORATORIO:

NOMBRE DEL PROFESOR: Ing. Fernando Abraham Escalante Guerrero

RESUMEN DE LA PRÁCTICA:

[La práctica consiste en generar la señal de reloj la cual la placa FPGA trae de manera interna con
el código VHDL.]
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FUENTES DE INFORMACIÓN:

1. Morris Mano M. (2005) Fundamentos de Diseño Lógico y de Computadoras, Tercera edición,

Pearson, México.
2. Tocci R. J. (2007), Sistemas digitales Principios y Aplicaciones, 10a edición, Pearson, México.
3. Marcovitz, A. B. (2005). Diseño Digital, Segunda Edición. Mc Graw Hill.

DATOS, CÁLCULOS, TABULACIÓN DE RESULTADOS:

Lo primero que se realizó para la elaboración de esta práctica fue consultar el documento de
prácticas el cual fue proporcionado por el docente a cargo de la materia. En este caso el código
fue proporcionado por el docente, a continuación, mostrare el código en cuestión el cual fue de
utilidad para generación del reloj.

En este caso el código corresponde a un Divisor de Frecuencia, el cual sirve como CLK (reloj) que
tiene la placa FPGA MAX II en la cual se realizaron las practicas correspondientes.
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Paso 1: Se compila el código en Quartus, importante nombrar el archivo como “practica6” por lo
menos en este caso, ya que para que el programa compile sin problema ya que de lo contrario
saldrá que la variable “practica6” no fue declarada.

Paso 2: Le nombramos pines en Pin Planner.

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Importante mencionar que el pin número 64 de la placa MAX II es la encargada de generar el

pulso del CLK, por consiguiente, este pin debe estar nombrado al CLK.
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La imagen anterior es la representación física del programa generado por VHDL en Quartus, fue
un éxito la ya que la función de oscilación era muy marcada en el led que se muestra en la imagen.
Anexo de evidencia que la práctica fue calificada por el docente encargado de la materia.
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CONCLUSIÓN:
Se puede concluir que el lenguaje VHDL puede ser más eficiente a la hora del diseño de circuitos,
por ende, hay que saber muy bien el lenguaje VHDL para sacar el máximo provecho a QUARTUS.