FORMATO PARA REGISTRO DE PROYECTOS DE AULA, DE

GRADO Y DE SEMILLEROS DE INVESTIGACIÓN:

PROPUESTA LEA

IDENTIFICACIÓN DEL PROYECTO Y/O SEMILLERO

Fecha 20 marzo de 2018
Nivel de Formación Programa
7 Ingeniería Electrónica
(Indique Grado o Semestre) Académico
Título del Proyecto
Juan David Espinosa Código 1130866
Autor(es) Código
Código
Docente (s) Asesor del
Proyecto Daniel Felipe Valencia Vargas

Asignatura (s) asociada (s)

(indique el curso (s) o Lenguaje Descripción de Hardware
asignatura (s) originarias de la
propuesta)

Juan94e@gmail.com Teléfonos de 3114027666

E-mail de Contacto
Contacto
Proyecto y/o Proyecto y/o investigación
ESTADO DEL PROYECTO x
investigación en curso Terminada
Proyecto de Propósito Individual
x Proyecto Final de Aula
Proyecto Parcial de Aula
Proyecto de Semillero de Investigación
Tipo de Proyecto
Proyecto Interdisciplinario
Proyecto Integrador
Proyecto de Grado
Otro/Cuál

INFORMACIÓN DEL PROYECTO

1. TITULO

Controlador de iluminación mediante una FPGA y el protocolo DMX-512

2. INTRODUCCIÓN.

DMX512 es un estándar para las redes de comunicación digital que se utilizan comúnmente para controlar la
iluminación y los efectos del escenario. Fue desarrollado por la Comisión de Ingeniería del Instituto de Tecnología
Teatral de los Estados Unidos (USITT), y originalmente fue concebido como un método estandarizado para controlar
los atenuadores de luz, que antes de DMX512, había empleado varios protocolos patentados incompatibles. Sin
embargo, pronto se convirtió en la principal solución para conectar no solo controladores y reguladores, sino
también accesorios más avanzados y dispositivos de efectos especiales como luces móviles y máquinas de humo. El

Este documento es uno de los mecanismos que utiliza el programa de ingeniería electrónica para llevar un registro de los avances y/o
resultados de los proyectos que desarrollan sus estudiantes; del mismo modo, pretende oficializar las acciones que se llevan a cabo en
torno a la formación de competencias investigativas en los estudiantes, desde los diferentes cursos que conforman el plan de estudios.
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INFORMACIÓN DEL PROYECTO

estándar permite controlar una gran cantidad de canales de iluminación en el escenario utilizando un escritorio de
control remoto sin la necesidad de ejecutar grandes longitudes de cable eléctrico para cada canal de iluminación.

En este proyecto usaremos la FPGA para controlar un sistema digital de iluminación, reemplazando una consola DMX,
ya que el proceso de iluminación no es tan sencillo como parece, por el contrario es una tarea muy detallada.
Además será mucho mas practico hacer un show de luces con este modo, ya que la idea es tener un sistema “online”
el cual hará un espectáculo diferente por cada canción que le llega a la entrada del sistema.

3. PLANTEAMIENTO DEL PROBLEMA.

¿Como diseñar un controlador de luces DMX usando programación en VHDL?

4. JUSTIFICACIÓN.

Usaremos la FPGA ya que tiene muchas ventajas sobre otros dispositivos como los “microcontroladores”,
trabaja mucho mas rápido ya que puede realizar tareas de forma paralela.

Se dice que la FPGA son como una impresora 3D para los circuitos digitales, a diferencia de que la podemos
reprogramar tantas veces queramos. Tiene muchas ventajas sobre otros dispositivos como los “microcontroladores”
como por ejemplo trabaja mucho mas rápido ya que puede realizar tareas de forma paralela.

Internamente todos sus componentes están sin conectar (cables, compuertas, etc…), hasta que se les cargue un
archivo generado por un código en VHDL.

Impacto social:

Este documento es uno de los mecanismos que utiliza el programa de ingeniería electrónica para llevar un registro de los avances y/o
resultados de los proyectos que desarrollan sus estudiantes; del mismo modo, pretende oficializar las acciones que se llevan a cabo en
torno a la formación de competencias investigativas en los estudiantes, desde los diferentes cursos que conforman el plan de estudios.
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INFORMACIÓN DEL PROYECTO

La empresa mas grande en fabricación de procesadores hizo una gran adquisición comprando la compañía altera, ya
que con el inminente cambio debido al impacto tecnológico, Intel planea trabajar con el internet de las cosas. Para así
de esta manera tener muchas mas información de lo que a las personas les interesa ya que con esta información
pueden innovar o crear proyectos nuevos.

5. OBJETIVOS.

1. El objetivo principal será desarrollar una codificación en VHDL para así sustituir una consola DMX

2. Se deberá estudiar como adecuar el protocolo DMX a la FPGA

3. La iluminación deberá responder a los diferente sonidos de una canción ALTOS/MEDIOS/BAJOS

De esta manera deberán alumbrar, destellar o moverse las luces DMX que usaremos.

6. MARCO DE REFERENCIA

 El protocolo DMX512 es un protocolo serie asíncrono de 8 bits y funciona en una línea unidireccional generada
por un dispositivo maestro. El protocolo puede manejar hasta 512 dispositivos en la red y se comunica con
una frecuencia de 250 kHz. Cada bit en el cuadro se genera cada 4 μs. Cada esclavo en la red se dirige usando
un byte de inicio específico en el marco, seguido de una cantidad de otros bytes según el dispositivo. Por
ejemplo, una luz en movimiento normalmente requeriría varios canales para movimiento, velocidad, color y
forma. Además, dado que se utiliza una palabra de datos de un byte, cada byte en el cuadro describe 256
niveles de control posibles.

 Se utilizara la FPGA DE2: Las FPGAs son unos dispositivos nos permiten describir un circuito digital usando un
lenguaje específico (los dos más comunes son VHDL y Verilog) y que tras cargarlo en el integrado, es
creado físicamente en el chip. Su nombre es un acrónimo inglés que significa matriz de puertas
reprogramable o Field Programmable Gate Array.

 Analizador lógico 1661ES (HEWLETT PACKARD): Un analizador lógico es un instrumento de medida que
captura los datos de un circuito digital y los muestra para su posterior análisis, de modo similar a como lo hace
un osciloscopio, pero a diferencia de este, es capaz de visualizar las señales de múltiples canales. Además de
permitir visualizar los datos para así verificar el correcto funcionamiento del sistema digital, puede medir
tiempos entre cambios de nivel, número de estados lógicos, etc.

 Lenguaje VHDL. Definido por la IEEE, es el acrónimo que viene de la combinación de los siguientes acrónimos:
VHSIC (Very High Speed Integrated Circuit) y HDL ( Hardware Description Lenguage). Esto significa que VHDL
permite acelerar el proceso de diseño.
Debemos tener en cuenta que VHDL NO es un lenguaje de programación, por ende no debemos de pensar en
variables ni funciones si no en compuertas y biestables.

Este documento es uno de los mecanismos que utiliza el programa de ingeniería electrónica para llevar un registro de los avances y/o
resultados de los proyectos que desarrollan sus estudiantes; del mismo modo, pretende oficializar las acciones que se llevan a cabo en
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 El Dispositivo RS-485 . esta interfaz se utiliza para transmitir a largas distancias o con mas altas velocidades,
tiene varias ventajas con respecto al RS-232, como por ejemplo: bajo costo, capacidad de interconexión,
longitud de enlace, rapidez.

 Luces DMX (flat par tw 12): características

fuente:Full Compass Systems

 (lpc006): características

fuente: superaudio.com

 (pro light lm 108): características

fuente: linio.com

 (B102RGB/4): características

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fuente:paproaudio.com

7. METODOLOGIA.

1. Se comenzó realizando un reloj principal de 4us, la FPGA trabaja a 20ns de esta manera hicimos un delay,
como se muestra acontinuacion:

ibrary IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;

entity contadorclk is
generic (
CLK_FREQ : integer := 50; -- Main frequency (MHz)
SER_FREQ : integer := 200 -- Baud rate (mHz)
--clkgen : integer := 22
);
PORT (
clk : IN STD_LOGIC;
rst : in std_logic; -- Main reset
clk_out: OUT STD_LOGIC

);
end contadorclk;

architecture Behavioral of contadorclk is

--signal clk_out : std_LOGIC;
begin

clk_gen:process(clk)
variable counter : integer range 0 to 200;
begin
if clk'event and clk = '1' then
-- Normal Operation
if counter = 199 then
clk_out <= '1';
counter := 0;

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else
clk_out <= '0';
counter := counter + 1;
end if;

end if;

end process clk_gen;

end Behavioral;

2. Después de esto comenzamos a realizar la maquina de estado para realizar la trama DMX512 (Imagen 1)

Imagen 1 trama DMX-512 fuente: https://en.wikipedia.org/wiki/DMX512

 Para esto comenzamos haciendo unos contadores para el “BREAK” el cual emplea 22 bits en 0, de esta
misma manera haremos otros dos contadores los cuales seria de 8us y 44us como se muestra a
continuación:
-- el contador para lograr 88us
if rising_edge(clk2) then
-- Normal Operation BREAK
if counter = 21 then
break <= '1';
counter := 0;
--counter2 := 0;
else
break <= '0';

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counter := counter + 1;
end if;

------------- contador 44us

if counter3 = 9 then
SC <= '1';
counter3 := 0;
else
SC <= '0';
counter3 := counter3 + 1;
end if;

-------------- contador 8us

if counter2 = 1 then
MAB <= '1';
counter2 := 0;
else
MAB <= '0';
counter2 := counter2 + 1;
end if;

 Después se realizaron las maquinas de estado correspondientes:

-----------PROCESS CLK
when s0=>
if break = '1' then
state <= s1;
else
state <= s0;
end if;
when s1=>
if MAB = '1' then
state <= s2;
else
state <= s1;
end if;
when s2=>
if SC = '1' then
state <= s3;
else
state <= s2;

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end if;
when s3 => -- SB
if SB = 1 then
state <= s0;
else
state <= s3;--0
end if;
 El siguiente process dependerá oslo de los estados anteriores como se muestra:
---------- process (state)
process (state)

begin

if enable = '1' then

case state is
when s0 => --break
output <= '0';
when s1 => --MAB
output <= '1';
when s2 => --SC
output <= '1';
when s3 =>
output <= '1';

3. Se realizo un “DMXuart” que es el receptor y transmisor de nuestros datos que se enviaran a cada canal.
Como se muestra acontinuacion:
 library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
--library work;
-- use work.UART_Def.all;
-- trabajaremos con un reloj de 250kHz que es equivalente a 4us.
entity DMXuart is
port (
Reset : in Std_Logic; -- Reset input
--DataOut : out Std_Logic_Vector(7 downto 0); --
BreakDetected : out Std_Logic;
DMXAddr : in Unsigned(7 downto 0);
Channel0 : out Std_Logic_Vector(7 downto 0);
Channel1 : out Std_Logic_Vector(7 downto 0);
Channel2 : out Std_Logic_Vector(7 downto 0);
Channel3 : out Std_Logic_Vector(7 downto 0);
Channel4 : out Std_Logic_Vector(7 downto 0);
Channel5 : out Std_Logic_Vector(7 downto 0);
Channel6 : out Std_Logic_Vector(7 downto 0);
Channel7 : out Std_Logic_Vector(7 downto 0);
Channel8 : out Std_Logic_Vector(7 downto 0);

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Channel9 : out Std_Logic_Vector(7 downto 0);
);

end entity;

 Este proyecto esta dividido en dos etapas principales: proceso del audio y el adecuo al protocolo DMX, para
la primera etapa se deberá convertir la señal análoga en digital, de esta manera obtendremos unos bits por
cada segundo que pase de la canción, luego se sacaran los promedios de estos bits para implementarlos en
la programación en VHDL, con este promedio podremos manejar los colores, atenuación, entre otras
funciones de nuestras luces DMX

 Terminadas estas dos etapas principales daremos paso para entrar en detalle con nuestro proyecto, esto
quiere decir que una vez entendido por completo las tareas anteriores podremos centrarnos a realizar el
show que daremos con las canciones que se le introduzcan.
8. RESULTADOS DEL PROYECTO.
1. Para esta parte utilizamos el analizados lógico (1661ES) en el cual podremos observar con precisión los 4
us que necesitamos, asi creando un símbolo como reloj principal (imagen 2)(imagen3):

Imagen 2 bdf reloj 4us.

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Imagen 3

2. Nuevamente utilizamos el analizador lógico (1661ES) para lograr obsevrar con claridad que nos esta
entregando la FPGA cada segundo que pasa, ya que debemos de contruir la trama DMX-512. (imagen
4,5)

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Imagen 4 (88us en 0)

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Imagen 5 (44us en 0)

9. CONCLUSIONES.

1. Al estudiar con detalle la trama DMX-512 se entendio que este sistema trabaja a 250kHz, se logro
adaptar este tiempo en unas maquinas de estados para asi poder realizar la trama DMX-512, el cual nos
arrojaba correctamente cada tiempo de espera.

2. El objetivo principal era poder realizar un show de luces desde la FPGA. No se tuvo éxito ya que el
tiempo no fue suficiente para poder adecuar con totalidad la trama DMX-512 en lenguaje VHDL.

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10. INFORMACIÓN ADICIONAL.

 Para este proyecto se empezó realizando unas pruebas en ARDUINO, las cuales arrojaron que no es posible
realizar este tipo de proyectos en una placa, ya que los tiempos no son exactos y para el protocolo debemos
de tener buena precisión como la que nos brinda una FPGA.

11. BIBLIOGRAFIA.

[1] DMX. Internet. https://www.google.com.co/search?q=dmx+FRAME&source=lnms&tbm=isch&sa=X&ved=0

[2] FPGA. Internet. https://planetachatbot.com/qu%C3%A9-es-una-fpga-y-por-qu%C3%A9-jugar%C3%A1n-un-papel-

clave-en-el-futuro-e76667dbce3e

[3] Analizador lógico. Internet. https://es.wikipedia.org/wiki/Analizador_l%C3%B3gico

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