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Practica 9
Practica 9
INGENIERÍA ELECTRÓNICA
INFORME DE PRÁCTICA
DE LABORATORIO
Diodos y Transistores/Diseño Digital con VHDL
PRÁCTICA NÚM. 9
“Flip-Flop tipo JK con VHDL”
OBJETIVO:
El objetivo de la practica trata de entender el uso del Flip Flop tipo JK y aprender su programación con el lenguaje de alto
nivel VHDL.
EQUIPO:
INTEGRANTES DEL EQUIPO:
RESUMEN DE LA PRÁCTICA:
Esta práctica trata de programar el F.F.JK con VHDL, eso se hace basándose en su tabla de verdad, y utilizando parte
del programa de la practica 6 que era la activación del reloj interno de la placa MAX II.
FUENTES DE INFORMACIÓN:
1 Morris Mano M. (2005) Fundamentos de Diseño Lógico y de Computadoras, Tercera edición, Pearson, México.
2. Tocci R. J. (2007), Sistemas digitales Principios y Aplicaciones, 10a edición, Pearson, México.
INSTITUTO TECNOLÓGICO DE LERMA
INGENIERÍA ELECTRÓNICA
INFORME DE PRÁCTICA
DE LABORATORIO
Diodos y Transistores/Diseño Digital con VHDL
4. Wakerly, J. F. (2002), Diseño Digital Principios y Aplicaciones, segunda edición, Pearson, México.
6. Pardo. F. Boluda, J. A. (2003), VHDL Lenguaje para Síntesis y modelado de Circuitos. Segunda Edición. RA-MA,
México.
7. Brown S. y Vranesic Z.G. (2006), Fundamentos de lógica digital con diseño VHDL, Segunda Edición, Mc Graw Hill,
México.
8. Ciletti, M. D. Advanced Digital Design with the Verilog HDL, Segunda edición, Ed. Prentice Hall.
9. Ashenden, P. J. (2008), The Designer's Guide to VHDL, Volume 3, Third Edition, Morgan Kaufmann Publishers,
Australia.
10. Chu P. P. (2008), FPGA Prototyping by VHDL Examples: Xilinx Spartan-3, Primera Edición, Wiley & Sons.
11. Douglas P. L, (2002), VHDL Programming by example, Cuarta Edición, McGraw Hill, USA.
Una vez teniendo la tabla de verdad, toca analizar el comportamiento del F.F.JK
En este caso el F.F.SR cuando la entrada J y K este en 0 lógico lo que hará es mantener la salida Q
y Q(t+i) en 0 lógico, aunque el pulso de reloj siga, solo se hará el cambio cuando la entrada J se
cambie a 0 lógico y la K a 1 lógico, en esta posición la salida Q(t+i) se encenderá y de igual forma
no tendrá cambios, aunque el CLK este oscilando. Si pongo J en 1 lógico y K en 0 lógico, la salida
Q(t+i) se aparara y la salida Q se encenderá a 1 lógico, y si ambas entradas las pongo a 1 lógico,
al ser un estado permitido lo que pasara en las salidas Q y Q(t+i) es que empezaran a oscilar entre
ellas por cada pulso de CLK.
CONCLUSIÓN:
El F.F JK es prácticamente el mismo que el SR con la única diferencia de que el JK no tiene estados
prohibidos al poner ambas entradas a 1 lógico, lo que pasa a las salidas es que el led empieza a
oscilar entre Q y Q(t+i).