Diseño Logico Combinacional y Secuencial

SISTEMAS
DIGITALES II
5. DISEÑO LOGICO COMBINACIONAL

Y SECUENCIAL CON VHDL
Docente: Ing. Franz Poma Luque

5.1 Conceptos fundamentales.
Lenguaje descriptivo de hardware

•El HDL(lenguaje descriptivo de hardware) es similar a una programación típica de
computador pero que el HDL se utiliza para describir el hardware en lugar de un
programa que será ejecutado por el ordenador.
•Algunos HDL son propietarios de algunas empresas las cuales proporcionan este
lenguaje para implementar circuitos de su fabricación.
•Todos los vendedores que proporcionan tecnología de hardware digital son
respaldados por estándares IEEE (Electrical and Electronics Engineers), los cuales son
VHDL(Very High Speed Integrated Circuit Hardware Description Language) and Verilog
HDL.
•Ambos lenguajes son ampliamente utilizados en la industria
Sistemas Digitales 2
Lenguajes VHDL
•En los años 1980s el avance rápido en la tecnología de circuitos integrados
llevan a esfuerzos para desarrollar prácticas de diseño estándar para circuitos
digitales. VHDL es el resultado de este esfuerzo, el lenguaje VHDL se ha
convertido en lenguaje estándar de la industria para describir circuitos
digitales en gran parte porque es un estándar IEEE.
•El estándar original para VHDL fue adoptado en 1987 y llamado IEEE 1076, Un
estándar revisado o mejorado fue adoptada en 1993 y llamada IEE 1164,
posteriormente, se actualizo la norma en 2000 y 2002.
Lenguajes VHDL
Los lenguajes VHDL cumplen dos objetivos,
•en primer lugar, se utiliza como lenguaje de documentación para describir la
estructura de circuitos digitales complejos,
•en segundo lugar, VHDL proporciona características para modelar el
comportamiento de un circuito digital lo que permitió su uso en programas de
software que luego son utilizados para simular el funcionamiento del circuito
digital.
Lenguajes VHDL
VHDL es un lenguaje de descripción de circuitos electrónicos digitales que
utiliza distintos niveles de abstracción. El significado de las siglas VHDL es
VHSIC (Very High Speed Integrated Circuits) Hardware Description Language.
Esto significa que VHDL permite acelerar el proceso de diseño.
5.2 Programación de estructuras básicas mediante
declaraciones concurrentes.
En VHDL existen tres tipos de declaraciones, las
concurrentes son:
- Declaraciones condicionales asignadas a una señal.
(When else)
- Declaraciones concurrentes asignadas a señales de

selección de una señal:
(with + select + when)
Declaraciones condicionales asignadas a una señal
(When else)
Declaraciones condicionales asignadas a una señal
(When else)
Declaraciones concurrentes asignadas a señales
Declaraciones concurrentes asignadas a señales
Declaraciones concurrentes asignadas a la selección de una señal
(when-else-when)
La declaración with-select-when se utiliza para asignar un valor de

señal con base en el valor de otra señal previamente seleccionada.
Ejercicio
Se requiere diseñar un circuito combinacional que detecte números

primos de 4 bits. Realice la tabla de verdad y elabore un programa
que describa su función. Utilice instrucciones del tipo with-select-
when.
5.3 Programación de estructuras básicas mediante
declaraciones secuenciales.
Declaración (if-then-else)
Decodificador de BCD a display de siete segmentos
Codificador
Ejemplo con casos aritméticos
Ejemplo Sumador Paralelo de 4 bits
5.4 Diseño Lógica Secuencial.
Los circuitos digitales que hemos manejado con anterioridad han

sido del tipo combinacional;
- Es decir son circuitos que dependen por completo de los valores

que se encuentran en sus entradas en un tiempo determinado.
- Un sistema secuencial puede tener también uno o más elementos

combinacionales.
5.4 Diseño Lógica Secuencial.
- Un sistema secuencial está formado por un circuito combinacional y

un elemento de memoria encargado de almacenar de forma temporal
la historia del sistema.
- En esencia, la salida de un sistema secuencial no solo depende del

valor presente de las entradas, sino también de la historia del
sistema, o elementos de memoria.
La mayoría de los sistemas digitales que se encuentran en la práctica
incluyen elementos de memoria, los cuales requieren que el sistema
se describa en términos de lógica secuencial.
Características más importantes.
• Un sistema secuencial está formado por un circuito combinacional

y un elemento de memoria encargado de almacenar de forma
temporal la historia del sistema.
• En esencia, la salida de un sistema no solo depende del valor

presente en las entradas en un instante determinado, sino
también de la historia del sistema.
• Se dice que los secuenciales son circuitos con memoria mientras

que los combinacionales no tienen memoria.
Tipos
Básicamente hay dos tipos de sistemas secuenciales.
• Síncronos: su comportamiento se encuentra sincronizado

mediante el pulso de reloj del sistema (CLK).
• Asíncronos: Su funcionamiento depende del orden y momento en

el que se aplican las señales de entrada.
Descripción VHDL de lógica secuencial
• Uno de los conceptos nuevos que aparece en VHDL a la hora de

describir sistemas secuenciales es la forma de describir la
activación por flanco de reloj.
• Atributo ‘EVENT.
• En el lenguaje VHDL los atributos sirven para definir

características que se pueden asociar con cualquier tipo de datos,
objeto o entidades.
• El atributo ‘evento (evento, donde ‘ indica que se trata de un

atributo) se utiliza para describir un hecho u ocurrencia de una
señal particular.
Atributos de las señales
• S’EVENT retorna verdadero si ocurrió un evento en S durante el

corriente delta, de lo contrario devuelve falso.
• S’ESTABLE retorna verdadero si no hay evento en S.
• S’ACTIVE retorna verdadero si S=1.
• S’LAST_EVENT retorna el tiempo transcurrido desde la

transición previa de la señal S.
• S’LAST_VALUE retorna el valor previo de S antes del último

evento.
• S’LAST_ACTIVE retorna el tiempo transcurrido desde la

transacción previa de la señal.
Atributo ‘EVENT
• Considerando una señal de reloj (CLK), la sentencia CLK’event es

cierta solo cuando ocurre un cambio de valor (paso de ‘0’ a ‘1’ o de
‘1’ a ‘0’). Combinándola con una sentencia de comprobación de
igualdad del nuevo valor es posible definir la activación por el tipo
de flanco que se desee:
Modelado VHDL de la activación por flanco
• La principal opción que ofrece VHDL para modelar la activación

por flanco en los circuitos secuenciales es mediante el atributo
‘evento. Sin embargo, es posible modelarlos también mediante dos
formas adicionales:
• Dentro de un proceso con la sentencia WAIT UNTIL.
• Usando las macros VHDL’93 rising_edge(señal) y

falling_edge(señal):
5.5 Flip flops con VHDL.
FLIP-FLOP D activo en flanco de subida:
Quartus II ModelSIM
En ModelSIM
FLIP-FLOP D activo en flanco de bajada:
En ModelSIM
FLIP-FLOP D activo en flanco de subida con RESET o CLEAR:
FLIP-FLOP JK
FLIP-FLOP JK

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5. DISEÑO LOGICO COMBINACIONAL

Docente: Ing. Franz Poma Luque

Lenguaje descriptivo de hardware

- Declaraciones condicionales asignadas a una señal.

- Declaraciones concurrentes asignadas a señales de

(with + select + when)

La declaración with-select-when se utiliza para asignar un valor de

Se requiere diseñar un circuito combinacional que detecte números

Los circuitos digitales que hemos manejado con anterioridad han

- Es decir son circuitos que dependen por completo de los valores

- Un sistema secuencial puede tener también uno o más elementos

- Un sistema secuencial está formado por un circuito combinacional y

- En esencia, la salida de un sistema secuencial no solo depende del

• Un sistema secuencial está formado por un circuito combinacional

• En esencia, la salida de un sistema no solo depende del valor

• Se dice que los secuenciales son circuitos con memoria mientras

Básicamente hay dos tipos de sistemas secuenciales.

• Síncronos: su comportamiento se encuentra sincronizado

• Asíncronos: Su funcionamiento depende del orden y momento en

• Uno de los conceptos nuevos que aparece en VHDL a la hora de

• En el lenguaje VHDL los atributos sirven para definir

• El atributo ‘evento (evento, donde ‘ indica que se trata de un

• S’EVENT retorna verdadero si ocurrió un evento en S durante el

• S’ESTABLE retorna verdadero si no hay evento en S.

• S’ACTIVE retorna verdadero si S=1.

• S’LAST_EVENT retorna el tiempo transcurrido desde la

• S’LAST_VALUE retorna el valor previo de S antes del último

• S’LAST_ACTIVE retorna el tiempo transcurrido desde la

• Considerando una señal de reloj (CLK), la sentencia CLK’event es

• La principal opción que ofrece VHDL para modelar la activación

• Dentro de un proceso con la sentencia WAIT UNTIL.

• Usando las macros VHDL’93 rising_edge(señal) y

FLIP-FLOP D activo en flanco de subida:

FLIP-FLOP D activo en flanco de bajada:

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