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Evaluación salida de Laboratorio 14 Máquinas de estado VHDL G-D

Fecha de entrega 16 de jun de 2022 en 23:59 Puntos 8 Preguntas 6


Disponible hasta el 16 de jun de 2022 en 23:59 Límite de tiempo 25 minutos

Este examen ya no está disponible, debido a que el curso ha concluido.

Historial de intentos
Intento Hora Puntaje

MÁS RECIENTE Intento 1 10 minutos 4 de 8

Puntaje para este examen: 4 de 8


Entregado el 16 de jun de 2022 en 17:18
Este intento tuvo una duración de 10 minutos.

Pregunta 1 0 / 1 pts

El siguiente código VHDL, se utiliza para:

IF clk = '1' AND clk'event

  Detectar un flanco de bajada


  Detectar un flanco

Respondido   Detectar el reloj

Respuesta correcta   Detectar un flanco de subida

Pregunta 2 0 / 1 pts

El siguiente código VHDL, se utiliza para:

type STATES is (S0, S1, S2, S3);

  Listar las salidas

  Definir las transiciones

Respondido   Listar las entradas

Respuesta correcta   Listar los estados

Pregunta 3 1 / 1 pts
En una maquina de estados necesitamos algún elemento de memoria para almacenar el estado actual del
sistema, este elemento esta conformado por:

  Registros

¡Correcto!   Flip Flop's

  Circuitos combinacionales

  Circuitos secuenciales

Pregunta 4 1 / 1 pts

En el siguiente diagrama de estados, tenemos:


  6 estados y 14 transiciones

  7 estados y 16 transiciones

  6 estados y 15 transiciones

¡Correcto!   7 estados y 14 transiciones

Pregunta 5 1 / 2 pts

Completar el código VHDL:

process(CLK)
begin

if CLK' event

and CLK='1' then


if RST='1' then
state_reg <= s0;
else

state_reg<= NextSta

<= state_next;
end if;
end if;
end process;

Respuesta 1:
¡Correcto! event

Respuesta correcta EVENT

Respuesta 2:

Respondido state_reg<= NextState_reg;

Respuesta correcta state_reg

Respuesta correcta STATE_REG

Pregunta 6 1 / 2 pts

Completar el código VHDL:

process (state_reg, A, B)
begin
state_next <= state_reg;
case state_reg is
when S0 =>
if A='1' then
state_next <= S1;
end if;

when s1 =>

=>
if B='1' then
state_next <= S2;
end if;
when S2 =>
if A='1' then
state_next <= S3;
end if;
when S3 =>
state_next <= S3;
end case;

end process

Respuesta 1:

Respondido s1 =>

Respuesta correcta S1

Respuesta 2:

¡Correcto! process

Respuesta correcta PROCESS

Puntaje del examen: 4 de 8

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