21/6/23, 22:29 Evaluación salida de Laboratorio 15 Máquinas de estado VHDL GA: Circuitos Electrónicos Integrados - C5 3ero A-A - C5 3ero …

Evaluación salida de Laboratorio 15 Máquinas de

estado VHDL GA
Fecha de entrega 21 de jun en 23:59 Puntos 8 Preguntas 6
Disponible 21 de jun en 0:00 - 21 de jun en 23:59 23 horas y 59 minutos
Límite de tiempo 20 minutos

Historial de intentos
Intento Hora Puntaje
MÁS RECIENTE Intento 1 10 minutos 8 de 8

 Las respuestas correctas estarán disponibles el 26 de jun en 0:00.

Puntaje para este examen: 8 de 8

Entregado el 21 de jun en 22:29
Este intento tuvo una duración de 10 minutos.

Pregunta 1 1 / 1 pts

En el siguiente diagrama de estados, tenemos:

  7 estados y 14 transiciones

  7 estados y 16 transiciones

https://tecsup.instructure.com/courses/34601/quizzes/318849 1/4
21/6/23, 22:29 Evaluación salida de Laboratorio 15 Máquinas de estado VHDL GA: Circuitos Electrónicos Integrados - C5 3ero A-A - C5 3ero …

  6 estados y 14 transiciones

  6 estados y 15 transiciones

Pregunta 2 1 / 1 pts

El siguiente código VHDL, se utiliza para:

IF clk = '1' AND clk'event

  Detectar un flanco de subida

  Detectar el reloj

  Detectar un flanco

  Detectar un flanco de bajada

Pregunta 3 1 / 1 pts

En una maquina de estados necesitamos algún elemento de memoria

para almacenar el estado actual del sistema, este elemento esta
conformado por:

  Circuitos secuenciales

  Registros

  Flip Flop's

  Circuitos combinacionales

https://tecsup.instructure.com/courses/34601/quizzes/318849 2/4
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Pregunta 4 1 / 1 pts

El siguiente código VHDL, se utiliza para:

type STATES is (S0, S1, S2, S3);

  Listar las salidas

  Definir las transiciones

  Listar las entradas

  Listar los estados

Pregunta 5 2 / 2 pts

Completar el código VHDL:

process(CLK)
begin

if CLK' event

and CLK='1' then

if RST='1' then
state_reg <= s0;
else

state_reg

<= state_next;
end if;
end if;
end process;

Respuesta 1:

event

Respuesta 2:

state_reg

https://tecsup.instructure.com/courses/34601/quizzes/318849 3/4
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Pregunta 6 2 / 2 pts

Completar el código VHDL:

process (state_reg, A, B)
begin
state_next <= state_reg;
case state_reg is
when S0 =>
if A='1' then
state_next <= S1;
end if;

when S1

=>
if B='1' then
state_next <= S2;
end if;
when S2 =>
if A='1' then
state_next <= S3;
end if;
when S3 =>
state_next <= S3;
end case;

end process

Respuesta 1:

S1

Respuesta 2:

process

Puntaje del examen: 8 de 8

https://tecsup.instructure.com/courses/34601/quizzes/318849 4/4