CIRCUITOS LÓGICOS SECUENCIALES

Practica Calificada No1

DOCENTE: Msc. Alberto Alvarado Rivera

Alumno: Vanessa Rodriguez Andrade U20301936

Local Sede central

Sede (donde se toma la evaluación)
Facultad Ingeniería
Período lectivo Mar - 2022 Sección Aula Turno Mañana
Fecha de evaluación Vie 29/04/2022 Horario Fila (*)

Indicaciones Generales:
• No se permite el uso de materiales y/o dispositivos electrónicos
• Utilice lapicero, de lo contrario no tiene opción a reclamo alguno
• Lea los criterios de evaluación antes de responder las preguntas
• Cualquier duda que tenga consulte con su profesor directamente

PREGUNTA 1: (5 puntos)
Responder:
1.a) Un FF se activa por pulso (V)
1.b) Una entrada asíncrona Clear puesta en 0 y Preset puesta en 1
pone a 0 la salida del FF (V)
1.c) Si tenemos una señal de 100Hz y necesitamos obtener una frecuencia
de 12.5Hz, necesitaríamos 4 FF tipo JK ( F)
1.d) En una tabla invertida del flip flop JK para el estado actual y siguiente que
Valen 1 y 0 que valores se obtienen en el J y K para J el valor de X y
para K se le asigna el valor de 1.

PREGUNTA 2: (5 puntos)
Diseñar e implementar un Flip Flop J-K a partir de un Flip Flop Tipo D. Detalle su análisis.
PREGUNTA 3: (5 puntos)
Para el siguiente diagrama de tiempos, encontrar los estados de salidas (Q) correspondiente al Flip Flop J-K

j k pre clr Q
0 0 1 1 Q
0 1 1 1 0
1 0 1 1 1
1 1 1 1 Q
x x 1 1 Q
x x 1 0 0
x x 0 1 1
x x 0 0 -

PREGUNTA 4: (5 puntos)
Describa un código que permita describir el funcionamiento del Flip Flop Tipo T
Nota: Utilice la plantilla en la parte final para poder ayudarse y ayúdese de la tabla simplificada.

T Q
CLK F.F
library ieee;

use ieee.std_logic_1164.all;

entity flipFlopT is

port(

clk,t : in std_logic;

status, notStatus : out std_logic

);

end entity;

architecture arch_flipFlopT of flipFlopT is

signal internalQ : std_logic;

begin

status <= internalQ;

notStatus <= not internalQ;

main_process: process(clk)

begin

if rising_edge (clk) then

report "Procesando tic tac.. clock= " & std_logic'image(clk);

report " t= " & std_logic'image(t);

if (internalQ = '0') then

internalQ <= t;

else

if t ='1' then

internalQ <= not internalQ;

else

internalQ <= internalQ;

end if;

end if;
 end if;

report "internalQ=" & std_logic'image(internalQ);

end process;

end architecture;